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J-GLOBAL ID：200903052650186554

基板分離トレンチを形成するための半導体処理方法

Inventor： ロジャー・アール・リー ,  フェルナンド・ゴンザレス
Applicant, Patent owner： ミクロン・テクノロジー・インコーポレーテッド
Agent (1)： 湯浅 恭三 (外6名)
Gazette classification：公開公報
Application number (International application number)：1993090106
Publication number (International publication number)：1994045432
Application date： Apr. 16, 1993
Publication date： Feb. 18, 1994
Summary：

【要約】【目的】 基板分離トレンチを形成するための半導体処理方法を提供する。【構成】 本方法は以下の(a)-(g)の工程を含む。(a)選択された厚みを有する第1の材料層34を基板32の上に設ける工程。(b)選択された厚みを有する犠牲層38を第1の材料層34の上に設ける工程。(c)犠牲層38及び第1の材料層34を通して基板32の中へパターニング並びにエッチングを行い、分離トレンチ40を形成する工程。(d)選択された厚みを有するトレンチ充填材料42aを基板の上方並びに分離トレンチ40の中に堆積させ、分離トレンチを充填する工程。(e)エッチストップとして犠牲層38を用い、トレンチ充填材料42aを平坦化エッチングする工程。(f)基板から犠牲層をエッチングし、基板の上面から上方へ突出するピラーを残す工程。(g)ピラーを基板の上面に対して選択的にエッチングする工程。

Claim (excerpt)：

基板分離トレンチを形成するための半導体処理方法において、選択された厚みを有し、選択された材料から成る層を基板の上に設ける工程と、選択された厚みを有し、選択されたエッチストップ材料から成る犠牲層を前記選択された材料から成る層の上に設ける工程と、前記犠牲層及び前記選択された材料から成る層を通して前記基板の中へパターニング並びにエッチングを行い、分離トレンチを形成する工程と、選択された厚みを有するトレンチ充填材料を前記基板の上方並びに前記分離トレンチの中に堆積させ、前記分離トレンチを充填する工程と、平坦化エッチングを行うための効果的なエッチストップとして前記犠牲層を用い、前記トレンチ充填材料を平坦化エッチングする工程と、前記基板から前記犠牲層をエッチングし、これにより、基板の上面に対して相対的に上方へ突出するトレンチ充填材料のピラーを残す工程と、前記突出するピラーを前記基板の上面に対して選択的にエッチングする工程とを備える基板分離トレンチを形成するための半導体処理方法。

IPC (2)：

H01L 21/76 ,  H01L 21/28

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平3-042540   Applicant：ソニー株式会社