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J-GLOBAL ID：200903052911427759

DMA転送方式

Inventor： 高谷 文夫
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 阿部 龍吉 (外7名)
Gazette classification：公開公報
Application number (International application number)：1993284865
Publication number (International publication number)：1995141288
Application date： Nov. 15, 1993
Publication date： Jun. 02, 1995
Summary：

【要約】【目的】 構成が大がかりにならず、かつ高速にデータをパイプライン処理する制御部を実現する。【構成】 2チャネル以上で1転送サイクルごとの順番に動作するDMA制御部1aと、多段のパイプラインで処理を行う専用集積回路2aと、処理結果を格納するメモリ部3と、外部機器とのインタフェース部4と、装置全体を制御するCPU5とを備え、DMA制御部1aは、各チャネルが転送動作を開始する迄の遅延転送サイクル数を2以上となるように構成した。これにより、無駄な動作をなくすことができる。

Claim (excerpt)：

2チャネル以上で1転送サイクルごとの順番に動作するDMA制御部と、多段のパイプラインで処理を行う専用集積回路と、処理結果を格納するメモリ部と、外部機器とのインタフェース部と、装置全体を制御するCPUとを備え、DMA制御部は、各チャネルが転送動作を開始する迄の遅延転送サイクル数を2以上となるように構成したことを特徴とするDMA転送方式。

IPC (4)：

G06F 13/28 310 ,  G06F 9/38 310 ,  G06T 1/60 ,  G06T 1/20

FI (2)：

G06F 15/64 450 E ,  G06F 15/66 L