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J-GLOBAL ID：200903053196654510

半導体装置

Inventor： 松浦 伸悌
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：2001189821
Publication number (International publication number)：2003008019
Application date： Jun. 22, 2001
Publication date： Jan. 10, 2003
Summary：

【要約】【課題】 耐圧を確保しながら縦型FETのオン抵抗を低減する。【解決手段】 半導体基板に設けられた溝内に絶縁膜を介してゲート導体層が埋め込まれ、高濃度第1半導体領域、低濃度第1半導体領域、第2半導体領域、第3半導体領域が順次形成された縦型のトランジスタを有する半導体装置の前記低濃度第1半導体領域の中で前記ゲート導体層側壁近傍部分の不純物濃度を、低濃度第1半導体領域の他の部分の不純物濃度よりも高くする。また、半導体基板に設けられた溝内に絶縁膜を介して導体層が埋め込まれ、高濃度第1半導体領域、低濃度第1半導体領域、第2半導体領域、第3半導体領域が順次形成された縦型のトランジスタを有する半導体装置の前記第2領域の中で前記ゲート導体層側壁近傍部分の不純物濃度を、第2領域の他の部分の不純物濃度よりも低くする。

Claim (excerpt)：

半導体基板に設けられた溝内に絶縁膜を介してゲート導体層が埋め込まれ、高濃度第1半導体領域、低濃度第1半導体領域、第2半導体領域、第3半導体領域が順次形成された縦型のトランジスタを有する半導体装置であって、前記低濃度第1半導体領域の中で前記ゲート導体層側壁近傍部分の不純物濃度を、低濃度第1半導体領域の他の部分の不純物濃度よりも高くすることを特徴とする半導体装置。

IPC (4)：

H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 29/78 ,  H01L 21/336

FI (4)：

H01L 29/78 653 A ,  H01L 29/78 652 E ,  H01L 29/78 652 H ,  H01L 29/78 658 A