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J-GLOBAL ID：200903053546152458

半導体素子の製造方法

Inventor： 成田 政隆
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1994095988
Publication number (International publication number)：1995302782
Application date： May. 10, 1994
Publication date： Nov. 14, 1995
Summary：

【要約】【目的】半導体基板上の絶縁膜として用いるLTO膜のパターニングをできるだけ少ない工程数でパターニングする。【構成】パターンとして残すべき部分のLTO膜を光アニールにより緻密化したのちエッチングすれば、光を照射されない部分が速くエッチングされるので、光を照射したパターンが残る。光の照射には、遮光マスクを用いての全面照射か、レーザビームによる局部的照射を用いる。

Claim (excerpt)：

低温酸化膜を成膜したのち、パターンとして残す部分に選択的に光を照射して加熱し、そのあとエッチングにより低温酸化膜の光を照射されなかった部分を除去するパターニング工程を含むことを特徴とする半導体素子の製造方法。

IPC (4)：

H01L 21/306 ,  H01L 21/26 ,  H01L 21/268 ,  H01L 21/316

FI (2)：

H01L 21/306 D ,  H01L 21/26 L