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J-GLOBAL ID：200903053700373780
レイアウト検証装置
Inventor：
Applicant, Patent owner：
Agent (1)：
宮田 金雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997090846
Publication number (International publication number)：1998283391
Application date： Apr. 09, 1997
Publication date： Oct. 23, 1998
Summary：
【要約】【課題】 レイアウト検証の対象外の部分も一緒に回路シミュレーションを行うので、レイアウト検証を効率よく行えなかった。【解決手段】 全体回路図9上で、検証を行わない部分の素子シンボルに対して検証フラグをOFFに設定する検証フラグOFF設定部11、全体レイアウト図1より抽出された素子データ3をもとに作成されたネットリスト6から、検証フラグをOFFに設定された素子を削除するOFF素子削除部13を備え、これにより作成された部分ネットリスト14を回路シミュレータ7に投入する。【効果】 回路シミュレーションの負荷を軽減し、レイアウト検証を高速に行える。
Claim (excerpt)：
LSIのレイアウトと対応のとれた回路図上において、レイアウト検証を行わない部分の素子シンボルに対してそのプロパティとして検証フラグOFFを設定する手段、上記レイアウト全体から寄生素子を含めた全体ネットリストを作成する手段、および作成された全体ネットリストから上記検証フラグOFFを設定されている素子シンボルを削除して部分ネットリストを作成する手段を備え、上記部分ネットリストに基づいて回路シミュレーションを行うことを特徴とするレイアウト検証装置。
IPC (2)：
FI (5)：
G06F 15/60 666 A
, G06F 15/60 658 A
, G06F 15/60 662 G
, H01L 21/82 T
, H01L 21/82 C
