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J-GLOBAL ID：200903053729939414

セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ

Inventor： ダグラス バトラー
Applicant, Patent owner： ラムトロン コーポレーシヨン ,  株式会社エヌ・エム・ビーセミコンダクター
Agent (1)： 萼 経夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991212930
Publication number (International publication number)：1993152537
Application date： Jul. 30, 1991
Publication date： Jun. 18, 1993
Summary：

【要約】 (修正有)【目的】 コンタクト領域を最少の工程で作り出し、複数の層間のいずれの導電層とも短絡することなく、小占有面積で大容量を有するメモリセルを形成する。【構成】 第1キャパシタは第1の基板導電領域38および第1導電層42を電極として形成され、第2キャパシタは第1導電層および第2導電層46を電極として形成され、第2の基板導電領域が電気的な導電層を介して第2キャパシタに接続されるとともに、前記基板を介して第1キャパシタに第1キャパシタが接続されることにより、基板上に1キャパシタ・1トランジスタを形成する集積回路メモリセルが構成される。この場合、保護膜及び絶縁性スティック62を使用して、2つの層間のコンタクトを取るため、このコンタクトは中間に介在する層と短絡することはない。導電層、絶縁層とを交互に形成し、最上部キャパシタの電極とメモリセルのパストランジスタとを接続するようになっている。

Claim (excerpt)：

ある一方の導電層と下側他方の導電層または領域とを電気的に接続用コンタクトをとる多層からなる集積回路の製造において、それぞれの層の上部に複数の層を形成後、該複数の層をエッチングして、第1の高さの一方の層上面を露出し、さらに第2の高さにある他の層の上面を露出して、この第1,2の高さの間に側壁を有する段差部を形成する工程と、次いで、前記露出した上面と側壁の上に絶縁層を配設し、前記第1高さの一方の層上面および第2高さの他方の層上面の絶縁層をエッチ除去し、前記段差部の側壁に接する部分に絶縁性スティックを残して、この段差部を形成する層の露出した側壁面が前記上面部から電気的に絶縁される工程と、次いで、前記上面部と絶縁性スティック上に電気的導電層を形成して、前記一方の層と下側他方の層とが前記複数の層のいずれの中間導電層とも結合することなく電気的に接続する工程と、を含む集積回路の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04

FI (2)：

H01L 27/10 325 C ,  H01L 27/10 325 M