Pat
J-GLOBAL ID：200903053738891475
半導体記憶装置
Inventor：
,
,
,
,
,
Applicant, Patent owner：
Agent (1)：
小川 勝男
Gazette classification：公開公報
Application number (International application number)：1993123811
Publication number (International publication number)：1994177399
Application date： May. 26, 1986
Publication date： Jun. 24, 1994
Summary：
【要約】 (修正有)【目的】低いドレイン電圧でも書込み可能なメモリセルを提供する。【構成】フローティングゲート電極5とコントロールゲート電極7を有するMISFETからなるメモリセルのドレイン領域を高濃度層で構成し、また、ソース領域のチャネル領域側の端部を低濃度にする。【効果】ドレイン領域端部での電界が強くなるのでホットエレクトロンの発生が増加し、これにより書込み電圧を低減することができる。また、ソース領域と半導体基板の間のアバランシェブレイクダウン電圧が高められるので、消去効率を向上することができる。
Claim (excerpt)：
p型の半導体基板と、コントロ-ルゲ-ト電極と、フロ-ティングゲ-ト電極と、上記2つのゲ-ト電極の間に形成された第2ゲ-ト絶縁膜と、上記半導体基板と上記フロ-ティングゲ-ト電極との間に形成された第1ゲ-ト絶縁膜と、上記半導体基板内に形成されたn型の第1及び第2半導体領域と、上記半導体基板内の上記第1及び第2半導体領域間に形成されるチャネル領域とを有し、上記第1半導体領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量は上記第2半導体領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量より大きい電気的に情報の書き込み及び消去が可能なメモリセルを備え、上記メモリセルは上記コントロ-ルゲ-ト電極に第1電位を、上記第1半導体領域に上記第1電位より電位的に高い第2電位を印加して、上記フロ-ティングゲ-ト電極中のキャリアを上記第1半導体領域に上記第1ゲ-ト絶縁膜を通したトンネリングにより放出することによって情報を消去し、上記第1半導体領域に第3電位を、上記第2半導体領域に上記第3電位より電位的に高い第4電位を印加することによって上記第2半導体領域より情報の読み出しを行う半導体記憶装置。
IPC (6)：
H01L 29/788
, H01L 29/792
, G11C 16/02
, G11C 16/04
, G11C 16/06
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 D
, G11C 17/00 309 C
, H01L 27/10 434
