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J-GLOBAL ID：200903053760615929

半導体集積回路

Inventor：
大池 博幸

About 大池 博幸


Applicant, Patent owner：
三洋電機株式会社

About 三洋電機株式会社


Agent (1)： 安富 耕二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996257100
Publication number (International publication number)：1998107168
Application date： Sep. 27, 1996
Publication date： Apr. 24, 1998
Summary：
【要約】【課題】 PchMOSFETの下部に高濃度層を具備することにより、NPNトランジスタとPchMOSFETとで相補対を形成したときの寄生トランジスタの問題を解消する。【解決手段】 NPNトランジスタ2のコレクタ導出領域38を出力端子4に接続する。他の島領域35にPチャンネルMOS2を形成し、そのバックゲート46を、P+導出領域40とP+埋め込み領域39で囲み、更にその周囲をN+導出領域41とN+埋め込み層33で囲む。ドレイン領域45とP+導出領域40、およびN+導出領域41を出力端子4に接続するか、又はP+導出領域40を接地電位(GND)、N+導出領域41を電源電位(VCC)に接続する。これで出力端子4の電位がVCC以上、またはGND以下に引かれたときでも寄生トランジスタによる問題を防止する。
Claim (excerpt)：
一導電型の半導体基板と、前記基板の上に形成した逆導電型のエピタキシャル層と、前記エピタキシャル層を分離して複数の島領域を形成する一導電型の分離領域と、前記島領域の前記基板の表面に埋め込み形成した逆導電型の埋め込み層と、前記埋め込み層に重ねて埋め込み形成した一導電型の埋め込み層と、前記島領域の表面から前記一導電型の埋め込み層に達する一導電型の領域と、前記一導電型の領域と前記一導電型の埋め込み層とで囲まれた逆導電型の領域の表面に形成した、一導電型のソース・ドレイン領域およびゲート電極からなる出力トランジスタと、前記出力トランジスタのドレイン領域を前記出力端子に接続する手段と、を具備することを特徴とする半導体集積回路。
IPC (3)：
H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8222
FI (2)：
H01L 27/06 321 A ,  H01L 27/06 101 U
Patent cited by the Patent：
Cited by applicant (4)
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