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J-GLOBAL ID：200903053770032948

集積回路用TAB実装構造

Inventor： 除村 均 ,  太田黒 浩幸 ,  東口 裕
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991291822
Publication number (International publication number)：1993129366
Application date： Nov. 08, 1991
Publication date： May. 25, 1993
Summary：

【要約】 (修正有)【目的】 ICチップをマザーボードに実装する集積回路用TAB実装構造に関し、ICチップの単体及び接続後のチェックが行え、実装面積の縮小化と接続の多端子化が図れ、且つダイボンディングさせない実装構造の提供を目的とする。【構成】 一面に全接続パッド2を配したICチップ1と、ICチップ1をフェイスダウンに搭載し、接続パッド2とバンプ3を介して溶着接続するIC接続パッド4を対向位置に配設し、反対面に夫々のIC接続パッド4に導通し、マザーボード9にバンプ33を介して溶着接続させるマザーボード接続パッド5を、ICチップ1の略投射面積内に配設し、所望回路のIC接続パッド4に通じてその外周位置に検査用パッド6を配設し、マザーボード9との接続位置合わせを行うマーク7を周縁部に設けた、両面又は多層に導体をパターン形成したTABテープ8とから構成する。

Claim (excerpt)：

一面に全接続パッド(2) を配したICチップ(1) と、該ICチップ(1) をフェイスダウンに搭載し、該接続パッド(2) とバンプ(3)を介して溶着接続するIC接続パッド(4) を対向位置に配設し、反対面に夫々の該IC接続パッド(4) に導通し、マザーボード(9) にバンプ(33)を介して溶着接続させるマザーボード接続パッド(5) を、該ICチップ(1) の略投射面積内に配設し、所望回路の該IC接続パッド(4) に通じて、その外周位置に検査用パッド(6) を配設し、該マザーボード(9) との接続時に位置合わせを行うマーク(7) を周縁部に設けた、両面又は多層に導体をパターン形成したTABテープ(8) と、から成ることを特徴とする集積回路用TAB実装構造。