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J-GLOBAL ID：200903054021762820

JTAGを用いた高速集積回路試験

Inventor： アラン ジョエル グリーンバーガー ,  ホマヨーン サム
Applicant, Patent owner： アメリカン テレフォン アンド テレグラフ カムパニー
Agent (1)： 岡部 正夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992105029
Publication number (International publication number)：1993164826
Application date： Apr. 24, 1992
Publication date： Jun. 29, 1993
Summary：

【要約】 (修正有)【目的】 JTAG試験ポートを提供し、またプログラマブルデジタルプロセッサーの高速試験を備える集積回路(IC)に関する。【構成】 試験プログラムを特定の試験データレジスター(TDR)11へ転送することにより高速コアロジック回路網の試験の速度を速める。この試験データレジスター11は、試験中にロジック回路網に前記プログラムをダウンロードし、その結果をアップロードする。これは、コアロジックがそれの通常動作速度で試験を実行できるようにし、また他の試験のためのJTAG規格の適合性をまだ維持する。

Claim (excerpt)：

プログラマブルデジタルプロセッサー(21,23,24)及びプログラムメモリー(22)からなる集積回路であって、さらに、該集積回路の入力/出力ポートにおいて境界走査試験を実行するための手段を含み、該手段が、有限状態マシン制御器(302)と、命令レジスター(303)と、シリアル試験入力ポート(TDI)と、シリアル試験出力ポート(TDO)とからなる集積回路において、さらに、前記有限状態マシン及び前記命令デコーダーにより制御され、前記シリアル試験入力ポートを介して試験プログラムをシリアルに受信すると共に前記プログラムメモリー内にパラレルnビットワードの状態で前記試験プログラムを転送するためのnビット位置を有する試験データレジスター(TDR)(11)と、ダウンローディング及び前記試験プログラムの実行を開始するために前記有限状態マシン及び前記命令デコーダーにより制御される試験制御レジスター(JCON)(10)とからなり、前記デジタルプロセッサーが、前記シリアル試験出力ポートを介してシリアル転送するための前記試験データレジスター内に前記試験プログラムの結果をアップロードすることを特徴とする集積回路。

IPC (2)：

G01R 31/28 ,  H01L 21/66