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J-GLOBAL ID：200903054318134993
強誘電体キャパシタ製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
服部 雅紀
Gazette classification：公開公報
Application number (International application number)：1995203401
Publication number (International publication number)：1996070100
Application date： Aug. 09, 1995
Publication date： Mar. 12, 1996
Summary：
【要約】【課題】 強誘電体膜を具備するキャパシタ製造方法を提供する。【解決手段】 半導体基板50上に低誘電体パターン70を形成したのち、キャパシタ下部電極74および物質層を順に形成する。化学機械ポリシング(CMP)方法で前記物質層およびキャパシタ下部電極74を順に研磨してキャパシタ下部電極74をパタニングした後、強誘電体膜78および上部電極80を順に形成する。これにより、キャパシタ下部電極74を容易にパタニングすることができ、キャパシタと隣接キャパシタ間のカップリングキャパシタンスによる素子の誤動作を防止し得る。
Claim (excerpt)：
半導体基板上に低誘電体パターンを形成する段階と、前記低誘電体パターンの形成された結果物上に下部電極および物質層を順に形成する段階と、化学機械ポリシング(CMP)方法で前記物質層および下部電極を順に研磨することにより、前記低誘電体パターンの間に前記下部電極が残るように前記下部電極をパタニングする段階と、前記下部電極のパタニングされた結果物上に強誘電体膜を形成する段階と、前記強誘電体膜上に前記上部電極を形成する段階とを具備することを特徴とするキャパシタ製造方法。
IPC (3)：
H01L 27/04
, H01L 21/822
, G11C 11/22
