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J-GLOBAL ID：200903054387377768

pチャネル型電界効果トランジスタ

Inventor： 原 義博 ,  高木 剛 ,  久保 実 ,  大仲 清司
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 前田 弘 (外7名)
Gazette classification：公開公報
Application number (International application number)：2001119576
Publication number (International publication number)：2002198528
Application date： Apr. 18, 2001
Publication date： Jul. 12, 2002
Summary：

【要約】 (修正有)【課題】 寄生チャネルの形成を抑制しつつ、高速動作が可能で駆動電流の高いヘテロ接合pチャネル型電界効果トランジスタを提供する。【解決手段】 Cを含むSiGeからなるチャネル層103において、Ge組成は、シリコンバッファ層側102の端部からシリコンキャップ層104側の端部に向かって0%から50%に直線的に変化し、CはGe組成が40%から50%の領域(つまり30%を越える領域)に選択的に0.5%含有されている。SiGeチャネル層103の上に、Siキャップ層104が設けられており、Siキャップ層104には、SiGeチャネル層103から不純物が拡散してゲート絶縁膜105に侵入するのを阻止するための炭素含有層が設けられている。SiGeチャネル層103の臨界膜厚を大きく確保しながら、しきい値を小さくして、駆動電流の増大を図ることができるとともに、ゲート絶縁膜105への不純物の侵入によるしきい値電圧の低下などを抑制することができる。

Claim (excerpt)：

半導体基板上に形成された電界効果トランジスタであって、シリコンからなる第1の半導体層と、上記第1の半導体層上に設けられ、Si<SB>1-x</SB> Ge<SB>x</SB> (0<x<1)で表される組成を有する第2の半導体層と、上記第2の半導体層上に設けられたシリコンからなる第3の半導体層と、上記第3の半導体層上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極とを備え、上記第2の半導体層は、上記ゲート電極に負の電圧が印加されたときにホールが走行するpチャネル領域になるとともに、上記Geの含有率の最大値を含む領域において、上記Cを含有していることを特徴とするpチャネル型電界効果トランジスタ。

IPC (2)：

H01L 29/78 ,  H01L 29/786

FI (2)：

H01L 29/78 301 B ,  H01L 29/78 618 B

F-Term (33)：

5F110AA01 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110FF02 ,  5F110GG01 ,  5F110GG02 ,  5F110GG07 ,  5F110GG12 ,  5F110GG19 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG33 ,  5F110GG36 ,  5F110GG44 ,  5F110GG47 ,  5F110HJ01 ,  5F140AA01 ,  5F140AC01 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BA05 ,  5F140BA17 ,  5F140BB06 ,  5F140BB13 ,  5F140BB16 ,  5F140BB18 ,  5F140BC12 ,  5F140BF01 ,  5F140BF04