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J-GLOBAL ID：200903054715034598
薄膜半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴木 喜三郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994122835
Publication number (International publication number)：1995335890
Application date： Jun. 03, 1994
Publication date： Dec. 22, 1995
Summary：
【要約】【目的】 ゲート線抵抗が小さく、オン電流が大きく、ドレイン耐圧が高く、オフリーク電流の小さなTFTを作製し、特性の優れた液晶ディスプレイを実現する。【構成】 多結晶シリコンゲート電極上に高融点金属膜を製膜し、レーザーアニール法あるいはラピッドサーマルアニール法により、ゲート電極をサリサイド化すると同時に、多結晶シリコン膜の結晶成長と不純物の活性化を達成する。【効果】 ゲート線のシート抵抗が現状の25Ω/□から大幅に低減する。さらにドレイン耐圧が向上し、オフリーク電流が低減する。その結果、フリッカや表示ムラが少なく、さらに画素保持特性の優れた液晶ディスプレイが実現される。オン電流も大きいので、動作周波数の高いドライバー回路を実現できる。さらに、ゲート線断線等の欠陥救済ができる。
Claim (excerpt)：
ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有する上ゲート型薄膜半導体装置の製造方法において、(a) 絶縁性非晶質材料上に第1の半導体層を形成し、島状にパターニングした後、該半導体層上にゲート絶縁膜を形成する工程、(b) 該ゲート絶縁膜上に非単結晶シリコン膜を成膜する工程、(c) 該非単結晶シリコン膜をパターニングし、ゲート電極を形成する工程、(d) 前記ゲート電極をマスクとしてリン、砒素あるいはボロン等の不純物をイオン注入することにより、ソース領域およびドレイン領域を形成する工程、(e) 高融点金属膜を堆積させる工程、(f) アニール法により、前記ゲート電極をサリサイド化(Salicide)するとともに、前記第1の半導体層を結晶成長させ、さらに前記イオン注入された不純物を活性化させてソース、ドレイン部を形成する工程、(g) 前記サリサイド化工程において、サリサイド化未反応高融点金属膜を選択的にエッチング除去して、サリサイドゲート電極を形成する工程、(h) 層間絶縁膜を成膜する工程、(i) フォト工程により、前記層間絶縁膜にコンタクトホールを形成して電極を形成する工程を少なくとも有することを特徴とする薄膜半導体装置の製造方法。
IPC (5)：
H01L 29/786
, H01L 21/336
, G02F 1/136 500
, H01L 21/28 301
, H01L 29/40
H01L 29/78 311 P
, H01L 29/78 311 G
Cited by examiner (10)
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