Pat
J-GLOBAL ID：200903054753107485
MOS型電界効果トランジスタの製造方法
Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1995100735
Publication number (International publication number)：1996274328
Application date： Mar. 30, 1995
Publication date： Oct. 18, 1996
Summary：
【要約】 (修正有)【目的】 サブミクロンのゲート長を有する電界効果トランジスタ、あるいは高電界で使用する電界効果トランジスタについて、ホットキャリアの発生を効果的に抑制し、素子特性の劣化を防止するMOS型電界効果トランジスタを提供する。【構成】 半導体基板の素子形成領域に、PSGあるいはBSG膜12をマスクにゲート酸化膜13を形成し、その後PSGあるいはBSG膜を拡散源として低濃度ドレインを構成するn-拡散領域14を形成する。次に、ゲート酸化膜13及びPSGあるいはBSG膜の一部と重なり合うように、ゲート電極16を形成し、このゲート酸化膜をマスクにソース領域及びドレイン領域を構成するn+注入領域17を形成することにより、低濃度ドレイン領域とゲート電極16が、厚い酸化膜を介して接する構造を形成する。
Claim (excerpt)：
半導体基板の素子形成領域上に不純物をドープした膜を形成する工程と、ゲート形成領域の前記膜を除去し、前記半導体基板表面を露出する工程と、該露出した半導体基板表面にゲート酸化膜を形成する工程と、前記膜から前記半導体基板中に不純物を拡散し、低濃度ドレインとなる拡散領域を形成する工程と、前記ゲート酸化膜上に前記膜の一部と重なり合うゲート電極を形成する工程と、該ゲート電極をマスクに該ゲート電極と重なり合う一部を残し前記膜を除去し、前記半導体基板表面を露出する工程と、該露出した半導体基板表面にソース領域及びドレイン領域を形成する工程とを含むことを特徴とするMOS型電界効果トランジスタの製造方法。
IPC (2)：
FI (2)：
H01L 29/78 301 L
, H01L 29/78 301 P
Cited by examiner (8)
Show all
Return to Previous Page
