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J-GLOBAL ID：200903054806014522

半導体デバイス及びその新規な埋込み相互接続構造並びにそれぞれを形成する方法

Inventor： ジョセフ・シェイピア
Applicant, Patent owner： インテル・コーポレーション
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1992343542
Publication number (International publication number)：1993275546
Application date： Dec. 01, 1992
Publication date： Oct. 22, 1993
Summary：

【要約】【目的】 新規な埋込み相互接続部を有する密度を向上させた半導体デバイスを得ること。【構成】 埋込み相互接続部は選択ポリ-エピシリコン成長により形成される隆起ソース/ドレイン構造と、ケイ化ソース/ドレイン/ゲート相互接続セグメントとを含む。まず、第1のフィールド酸化物の酸化部分の上に埋込み導体を形成する。次に、基板の表面上に選択ポリ-エピシリコンの層を成長させる。次に、選択ポリ-エピシリコン層の少なくとも一部を酸化する。続いて、高融点金属の層を蒸着し、アニールし、エッチングして、埋込み相互接続部を完成する。

Claim (excerpt)：

導電性拡散領域と、第2の導電性領域とを有する半導体基板上の埋込み相互接続構造において,a)少なくとも一部が非導電性領域の下方に位置する埋込み導体と;b)一部が前記埋込み導体の上に位置するシリコン層と;c)前記拡散領域を前記埋込み導体と電気的に結合するように、前記埋込み導体に電気的に結合すると共に、前記拡散領域に電気的に結合する第1の導電性セグメントと;d)前記拡散領域を前記第2の導電性領域と電気的に結合するように、前記埋込み導体に電気的に結合すると共に、前記第2の導電性領域に電気的に結合する第2の導電性セグメントとを具備する埋込み相互接続構造。

IPC (3)：

H01L 21/90 ,  H01L 27/06 ,  H01L 29/784

FI (2)：

H01L 27/06 321 E ,  H01L 29/78 301