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J-GLOBAL ID：200903054992155033

アキュミュレーションモード電界効果トランジスタ

Inventor： リチャード・ケイ・ウィリアムズ ,  シェカー・エス・マリカユナスワミー
Applicant, Patent owner： シリコニックス・インコーポレイテッド
Agent (1)： 大島 陽一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996160631
Publication number (International publication number)：1997102605
Application date： May. 31, 1996
Publication date： Apr. 15, 1997
Summary：

【要約】【課題】 高電圧にも破損しにくい改善されたACCUFETを提供すること。【解決手段】 半導体材料と、半導体材料の表面に形成された溝内に配置され、半導体材料からゲート絶縁層によって分離されたゲートであって、概ね第1導電型の材料のみを含むトランジスタセルを画定するゲートと、セルの表面に位置する第1導電型の高濃度ドーピング領域と、高濃度ドーピング領域に隣接する第1導電型の低濃度ドーピング領域と、半導体材料中に形成され、セルを通る電流経路に対し並列に接続されたダイオードとして働くPN接合とを含んでおり、前記ダイオードが、当該トランジスタがオフ状態にあるとき、ゲート絶縁層に損傷を与え得る電圧より低い電圧でブレークダウンするように適合されていることを特徴とするアキュミュレーションモードMOSFETを提供する。

Claim (excerpt)：

アキュミュレーションモード電界効果トランジスタであって、半導体材料と、前記半導体材料の表面に形成された溝内に配置され、前記半導体材料からゲート絶縁層によって分離されたゲートであって、概ね第1導電型の材料のみを含むトランジスタセルを画定する該ゲートと、前記セルの表面に位置する前記第1導電型の高濃度ドーピング領域と、前記高濃度ドーピング領域に隣接する前記第1導電型の低濃度ドーピング領域と、前記半導体材料中に形成されたPN接合であって、該PN接合はダイオードを形成しており、前記ダイオードは前記セルを通る電流経路に対し並列に接続されているような該PN接合とを含み、前記ダイオードは前記トランジスタがオフ状態にあるとき、前記ゲート絶縁層に損傷を与え得る電圧より低い電圧でブレークダウンするように適合されていることを特徴とするトランジスタ。

IPC (2)：

H01L 29/78 ,  H01L 29/866

FI (4)：

H01L 29/78 657 B ,  H01L 29/78 653 C ,  H01L 29/78 654 Z ,  H01L 29/90 D