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J-GLOBAL ID：200903055056579642

記憶装置

Inventor： 磯部 忠章
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 武 顕次郎
Gazette classification：公開公報
Application number (International application number)：1998238791
Publication number (International publication number)：2000066962
Application date： Aug. 25, 1998
Publication date： Mar. 03, 2000
Summary：

【要約】【課題】 訂正不能な障害に対して、コントローラ側からの再試行を要求するインタフェースを設け、間歇的な障害を救済可能とし、また、記憶素子の固定障害、データ線/アドレス系制御信号線の固定障害を救済することを可能としたパケット方式でコントローラと記憶素子との間の情報の授受を行う記憶装置。【解決手段】 コントローラ100と記憶素子200との間のインタフェースに、誤り訂正用の冗長ビットを転送する専用スロットまたは専用信号線を設ける。ECC生成回路112は、レジスタ110内のアドレスに対するECC符号を生成し、このECC符号とアドレスとを専用スロットまたは専用信号線を介して記憶素子200にパケット形式で送信する。記憶素子200内の誤り検出訂正回路213は、受け取ったECC符号により正しく再現したアドレスをレジスタ214に格納する。また、誤り訂正符号のバースト誤りの訂正能力内のデータビット幅をチャネル/記憶素子に割り付ける。

Claim (excerpt)：

複数の記憶素子と、該記憶素子を制御する記憶制御機構とから構成され、記憶素子と記憶制御機構との間に転送される情報をパケットの形態で授受する記憶装置において、前記記憶制御機構は、記憶素子と記憶制御機構との間の転送情報の誤り検出訂正のための冗長情報を、パケット中の専用の転送スロット、あるいは、専用のインタフェース信号線に付加する機構を備えることを特徴とする記憶装置。

IPC (2)：

G06F 12/16 320 ,  G06F 11/10 330

FI (2)：

G06F 12/16 320 F ,  G06F 11/10 330 K

F-Term (24)：

5B001AA03 ,  5B001AB02 ,  5B001AC08 ,  5B001AC10 ,  5B001AD03 ,  5B001AD06 ,  5B001AD08 ,  5B001AE04 ,  5B001AE05 ,  5B001AE06 ,  5B001AE07 ,  5B018GA02 ,  5B018HA14 ,  5B018HA35 ,  5B018KA02 ,  5B018KA12 ,  5B018MA01 ,  5B018MA32 ,  5B018MA34 ,  5B018NA10 ,  5B018QA16 ,  5B018RA02 ,  5B018RA03 ,  5B018RA04