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J-GLOBAL ID：200903055067259020
半導体装置及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
菅野 中
Gazette classification：公開公報
Application number (International application number)：1996050525
Publication number (International publication number)：1997246544
Application date： Mar. 07, 1996
Publication date： Sep. 19, 1997
Summary：
【要約】【課題】 電界効果トランジスタのフリンジ容量を小さくする。【解決手段】 ゲート電極9の側部にサイドウォール3,7を内外2層に形成した後、内側のサイドウォール3を選択的にウェットエッチング3により除去して空隙Pを形成し、次に空隙Cの上部開口縁を施蓋し、この空隙Cを容量低減用として用いてフリンジ容量を小さく抑制する。さらにサイドウォール7の高さを低くしてサイドウォール10を形成してゲート電極9を上方に突き出し、絶縁膜11,12をエッチバックしてゲート電極9及びソース・ドレイン領域8a,8bを露出させてシリサイド13を形成し、ゲート電極9及びソース・ドレイン領域8a,8bにシリサイド13を介して配線処理を行ない素子の低抵抗化を図る。
Claim (excerpt)：
ソース領域及びドレイン領域と、ゲート電極と、側壁と、シリサイドとを有する半導体装置であって、ソース領域は、キャリアを供給するものであり、ドレイン領域は、前記キャリアを引き出すものであり、ゲート電極は、印加される電圧によりソース領域からドレイン領域へのキャリアの流れを制御するものであり、ゲート電極とソース領域及びドレイン領域とは、半導体基板の素子領域内に隣接して形成されており、側壁は、前記ゲート電極の側部に形成されたものであり、前記側壁とゲート電極との間には、ゲート電極とソース領域及びドレイン領域の間に生ずるフランジ容量を低減するための空隙を有し、さらに前記側壁は前記ゲート電極の高さより低く、前記ゲート電極は前記側壁の高さ位置を超えて上方に突き出たものであり、シリサイドは、絶縁膜を除去して露出した前記ゲート電極及びソース領域・ドレイン領域の表面に形成されたものであることを特徴とする半導体装置。
IPC (2)：
FI (2)：
H01L 29/78 301 G
, H01L 29/78 301 Y
