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J-GLOBAL ID：200903055067749469

半導体メモリ集積回路

Inventor： 岩田 佳久
Applicant, Patent owner： 株式会社東芝
Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：2001289888
Publication number (International publication number)：2002216482
Application date： Sep. 21, 2001
Publication date： Aug. 02, 2002
Summary：

【要約】【課題】 電流駆動型メモリセルのストレスを抑えて、十分な読み出しマージンを得ることを可能とした半導体メモリ集積回路を提供する。【解決手段】 メモリセルMCには、MTJと選択スイッチトランジスタQSからなるMTJ-MRAMセルが用いられる。メモリセルMCのデータが読み出されるビット線BLに接続されるセンスアンプSAは、オペアンプOPを用いて構成される。オペアンプOPの反転入力端子はビット線BLに接続され、非反転入力端子には固定電位VCが与えられる。オペアンプOPの反転入力端子には、ビット線充電用の電流源を兼ねたクランプ用PMOSトランジスタQ31のドレインとゲートが接続され、ソースはオペアンプOPの出力により帰還制御される。これにより、ビット線BLのクランプ電位はVCに固定される。

Claim (excerpt)：

選択時に流れる電流の有無又は大小によりデータ記憶を行うメモリセルと、このメモリセルのデータが出力されるビット線に接続されて前記メモリセルのデータを検知するセンスアンプとを備え、前記センスアンプは、反転入力端子が前記ビット線に接続され、非反転入力端子に固定電位が与えられたオペアンプと、このオペアンプの出力により帰還制御されて読み出しデータに拘わらず前記ビット線を前記固定電位にクランプするための、ドレインが前記反転入力端子に接続され、ソースが前記オペアンプの出力端子に接続されたクランプ用トランジスタと、を有することを特徴とする半導体メモリ集積回路。

IPC (10)：

G11C 11/419 ,  G11C 11/14 ,  G11C 11/15 ,  G11C 11/38 ,  G11C 13/00 ,  G11C 16/06 ,  G11C 17/18 ,  H01L 27/10 481 ,  H01L 27/105 ,  H01L 43/08

FI (11)：

G11C 11/14 A ,  G11C 11/14 Z ,  G11C 11/15 ,  G11C 11/38 ,  G11C 13/00 Z ,  H01L 27/10 481 ,  H01L 43/08 Z ,  G11C 11/34 311 ,  H01L 27/10 447 ,  G11C 17/00 634 D ,  G11C 17/00 306 Z

F-Term (19)：

5B003AA01 ,  5B003AA03 ,  5B003AA10 ,  5B003AC07 ,  5B003AD05 ,  5B015HH01 ,  5B015JJ11 ,  5B015JJ44 ,  5B015KA13 ,  5B015KA35 ,  5B015KB13 ,  5B015QQ03 ,  5B025AD06 ,  5B025AE00 ,  5F083FZ10 ,  5F083LA03 ,  5F083LA12 ,  5F083LA16 ,  5F083ZA21