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J-GLOBAL ID：200903055146846267

半導体装置及びその製造方法

Inventor： ピディン セルゲイ
Applicant, Patent owner： 富士通株式会社
Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1999080161
Publication number (International publication number)：2000277737
Application date： Mar. 24, 1999
Publication date： Oct. 06, 2000
Summary：

【要約】【課題】 完全空乏型SOI-MOSFETに関し、実効チャネル長が0.1μmを切るような短チャネルMOSFETにも適用しうるスケーリングルール及び当該ルールに基づいた高性能の半導体装置及びその製造方法を提供する。【解決手段】 SOI基板上に形成された完全空乏型SOI-MOSFETに関し、埋め込み絶縁膜の膜厚をtBOX、半導体層の膜厚をtSI、ゲート絶縁膜の膜厚をtFOX、半導体基板及び半導体層の誘電率をεSI、埋め込み絶縁膜及びゲート絶縁膜の誘電率をεOXとして、トランジスタの実効チャネル長Lが、【数40】の関係となるように半導体装置を構成する。

Claim (excerpt)：

半導体基板と;前記半導体基板上に形成された埋め込み絶縁膜と;前記埋め込み絶縁膜上に形成された半導体層と;前記半導体層に形成されたソース/ドレイン拡散層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するトランジスタとを有する半導体装置であって、前記トランジスタの実効チャネル長が、前記埋め込み絶縁膜の膜厚、前記半導体層の膜厚及び前記ゲート絶縁膜の膜厚をパラメータとする関数に基づいて規定されていることを特徴とする半導体装置。

F-Term (17)：

5F110AA04 ,  5F110AA06 ,  5F110AA30 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG26 ,  5F110GG28 ,  5F110GG41 ,  5F110HJ13 ,  5F110QQ17