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J-GLOBAL ID：200903055183923050

半導体装置の製造方法

Inventor： 梅谷 正人
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996094408
Publication number (International publication number)：1997283534
Application date： Apr. 16, 1996
Publication date： Oct. 31, 1997
Summary：

【要約】【目的】 ベースの電流経路を狭くしベース抵抗を大きし、静電破壊防止用素子のオン電流を低減して、クランプ特性の向上を図り得る半導体装置の製造方法を提供する。【構成】 P型半導体基板111の表面の一部分にN型埋め込み層112を形成し、同時に前記N型埋め込み層112を形成しない領域にリング状のN型埋め込み層113を形成する工程と、前記P型半導体基板111の表面にN型エピタキシャル層121を形成する工程と、前記N型埋め込み層113を覆うようにPウェル層131を形成する工程と、前記N型埋め込み層113と接触し、かつ前記N型埋め込み層113が内側にはみだすように、リング状のN型コレクタ拡散層142を形成し、同時に前記N型コレクタ拡散層142の内側に前記N型埋め込み層113と接触しないようにN型エミッタ拡散層141を形成する工程とを施す。

Claim (excerpt)：

(a)第1の導電型を有する半導体基板(111)の表面の一部分に第2の導電型を有する埋め込み層(112)を形成し、同時に前記埋め込み層(112)を形成しない領域に第2の導電型を有するリング状の埋め込み層(113)を形成する工程と、(b)前記半導体基板(111)の表面に第2の導電型を有するエピタキシャル層(121)を形成する工程と、(c)前記リング状の埋め込み層(113)を覆うように第1の導電型を有するウェル層(131)を形成する工程と、(d)前記リング状の埋め込み層(113)と接触し、かつ前記リング状の埋め込み層(113)が内側にはみだすように、第2の導電型を有するリング状のコレクタ拡散層(142)を形成し、同時に前記リング状のコレクタ拡散層(142)の内側に前記リング状の埋め込み層(113)と接触しないように第2の導電型を有するエミッタ拡散層(141)を形成する工程とを施すことを特徴とする半導体素子の製造方法。

IPC (5)：

H01L 21/331 ,  H01L 29/73 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/06

FI (4)：

H01L 29/72 ,  H01L 27/04 H ,  H01L 27/06 101 P ,  H01L 27/06 311 C