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J-GLOBAL ID：200903055190407955
半導体集積回路装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994235155
Publication number (International publication number)：1996097310
Application date： Sep. 29, 1994
Publication date： Apr. 12, 1996
Summary：
【要約】【目的】工程数の増加を抑制することにより製造コストの低減を図り、かつ半導体チップ内に大きな段差を発生させないでトランジスタと積重ね容量素子とを半導体基板上に設ける半導体集積回路装置の製造方法を提供する。【構成】第1の導電膜11をパターニングして第1の容量電極11Cとベース引き出し電極11Bを形状形成し、第2の導電膜12をパターニングして第2の容量電極12Cとゲート電極12Mを形状形成し、第3の導電膜をパターニングして第3の容量電極13Cとエミッタ引き出し電極13Bを形状形成する。
Claim (excerpt)：
半導体基板上に形成した容量素子ならびに前記半導体基板内からその上にかけて形成したバイポーラトランジスタおよび絶縁ゲート電界効果トランジスタを具備し、前記容量素子は第1の容量電極、第1の誘電体膜、第2の容量電極、第2の誘電体膜および第3の容量電極を前記半導体基板側からこの順で積層した積層構造を有し、前記バイポーラトランジスタはベース領域に接続したベース引き出し電極およびエミッタ領域に接続したエミッタ引き出し電極を有し、前記絶縁ゲート電界効果トランジスタはゲート電極を有した半導体集積回路装置を製造する方法において、第1の導電膜を形成する工程と、前記第1の導電膜をパターニングして前記第1の容量電極と前記ベース引き出し電極とを形状形成する工程と、第2の導電膜を形成する工程と、前記第2の導電膜をパターニングして前記第2の容量電極と前記ゲート電極とを形状形成する工程と、第3の導電膜を形成する工程と、前記第3の導電膜をパターニングして前記第3の容量電極と前記エミッタ引き出し電極とを形状形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
IPC (4)：
H01L 21/8249
, H01L 27/06
, H01L 27/04
, H01L 21/822
H01L 27/06 321 A
, H01L 27/04 C
