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J-GLOBAL ID：200903055259955909
半導体装置
Inventor：
Applicant, Patent owner：
Agent (1)：
三好 秀和 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994157108
Publication number (International publication number)：1996023096
Application date： Jul. 08, 1994
Publication date： Jan. 23, 1996
Summary：
【要約】【目的】 絶縁ゲート耐量のばらつきを抑制し、且つ絶縁ゲート耐量を向上させた半導体装置を提供する。【構成】 半導体基板の主面に形成された第1導電型の低濃度層と、この低濃度層の上面に設けられた第2導電型第1半導体不純物から成るチャネル形成層と、該チャネル形成層の表面に部分的に設けられたソース領域と、前記ソース領域内に表面より縦方向に前記チャネル形成層を貫いて前記低濃度層に達する周期的に形成された複数の溝と、該各溝の内壁面及び底面を被うゲート酸化膜と、該ゲート酸化膜を介して前記各溝の内部に設けられたゲート電極と、該ゲート電極が前記溝の終端部を越えて前記低濃度層上に引き出されるゲート電極引き出し部とを備えた半導体装置において、前記ゲート電極引き出し部に繋がる前記溝の終端部に、前記チャネル形成層を形成しない構造とした。
Claim (excerpt)：
第1導電型の半導体基板と、該半導体基板の主面に形成された第1導電型の低濃度層と、この低濃度層の上面に設けられた第2導電型第1半導体不純物から成るチャネル形成層と、該チャネル形成層の表面に部分的に設けられた第1導電型高濃度拡散第2半導体不純物からなるソース領域と、前記ソース領域内に表面より縦方向に前記チャネル形成層を貫いて前記低濃度層に達する周期的に形成された複数の溝と、該各溝の内壁面及び底面を被うゲート酸化膜と、該ゲート酸化膜を介して前記各溝の内部に設けられたゲート電極と、該ゲート電極が前記溝の終端部を越えて前記低濃度層上に引き出されるゲート電極引き出し部とを備えた半導体装置において、前記ゲート電極引き出し部に繋がる前記溝の終端部に、前記チャネル形成層を形成しない構造としたことを特徴とする半導体装置。
FI (2)：
H01L 29/78 321 V
, H01L 29/78 321 W
