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J-GLOBAL ID：200903055401439352

原子層蒸着方法で形成したアルミナ/アルミニウムナイトライド複合誘電体膜を持つキャパシタとその製造方法

Inventor： 李鍾鎬 ,  金栄寛 ,  李相▲みん▼ ,  崔城済
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 八田 幹雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998363259
Publication number (International publication number)：2000058777
Application date： Dec. 21, 1998
Publication date： Feb. 25, 2000
Summary：

【要約】【課題】 半導体装置及びその製造方法に関し、特にSIS構造の電極形態を持つ、固有全体薄膜を具備したDRAMキャパシタ及びその製造方法を提供する。【解決手段】 本発明の半導体装置は、原子層蒸着(ALD)方式を利用し、アルミナ/アルミニウムナイトライド(Al2O3/AlN)又は、アルミニウムナイトライド/アルミニウムオキシ(oxy)ナイトライド(AlN/AlON)の複合誘電体薄膜を電極間誘電体物質で形成することにより、導電性ポリシリコンをキャパシタ電極に使用しても、電極との置換等、化学的反応を起こすことがなく、良好なステップカバーリッジを持ち、薄膜内の残留問題を最小化した高誘電体薄膜を具備するDRAMキャパシタを具現する。また、これと同様に、本発明のDRAM電荷蓄積用キャパシタは、良好な酸化力と優秀な絶縁特性を持つ。

Claim (excerpt)：

半導体基板上に導電層を形成する段階;上記の導電層を各セル単位で限定にされるようにパターンニングし、導電層パターンを形成する段階;上記のパターン形成された導電層上部に原子層蒸着(ALD)方式でアルミナ(Al2O3)層とアルミニウムナイトライド(AlN)層の複合誘電体膜を形成する段階;および上記複合誘電体膜上部に導電層を形成する段階を具備すること特徴とするDRAMキャパシタ製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

F-Term (5)：

5F083AD24 ,  5F083AD42 ,  5F083AD62 ,  5F083HA10 ,  5F083JA01