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J-GLOBAL ID：200903055463194526

薄膜トランジスタパネルの製造方法

Inventor： 吉野 正雄
Applicant, Patent owner： カシオ計算機株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993323605
Publication number (International publication number)：1995181516
Application date： Dec. 22, 1993
Publication date： Jul. 21, 1995
Summary：

【要約】【目的】 静電気の影響による薄膜トランジスタの絶縁破壊や性能低下を防止して製造の歩留りを向上させる。【構成】 透明な基板1の上面の全体およびその側面に亘って一様に導電性の薄膜を形成し、この薄膜をエッチングして、基板1の上の所定の領域A内に配置する複数のゲートライン4と、基板1の前記領域Aの外側から基板1の側面に亘って配置しかつ前記各ゲートライン4に電気的に導通する導電部4′とを形成し、領域Aの上に薄膜トランジスタ2、画素電極3、データライン5および配向膜17を形成し、配向膜17の膜面にラビング処理を施す際に、基板1を金属製のラビングステージ20の上に配置し、各ゲートライン4を導電部4′を介してラビングステージ20に電気的に導通させ、この状態で配向膜17の膜面をラビングし、このラビングの処理後に、基板1を領域Aの輪郭に沿ってスクライブすることにより導電部4′を除去して各ゲートライン4を独立させる。

Claim (excerpt)：

透明な基板の上に、複数の薄膜トランジスタと、これら薄膜トランジスタに接続する複数の画素電極と、前記薄膜トランジスタにゲート信号を供給する複数のゲートラインと、前記薄膜トランジスタにデータ信号を供給する複数のデータラインとが形成され、さらに前記基板の上に配向膜が形成され、この配向膜の膜面にラビング処理が施されている薄膜トランジスタパネルを製造する方法であって、透明な基板の上面の全体およびその側面に亘って一様に導電性の薄膜を形成し、この薄膜をフォトリソグラフィによりエッチングして、基板の上の所定の領域内に配置する複数のゲートラインと、基板の前記領域の外側から基板の側面に亘って配置しかつ前記各ゲートラインに電気的に導通する導電部とをパターン形成し、前記領域の上に薄膜トランジスタ、画素電極、データラインおよび配向膜を形成し、前記配向膜の膜面にラビング処理を施す際に、前記基板を金属製のラビングステージの上に配置し、前記各ゲートラインを前記導電部を介して前記ラビングステージに電気的に導通させ、この状態で配向膜の膜面をラビングし、このラビングの処理後に、基板を前記領域の輪郭に沿ってスクライブすることにより前記導電部を除去して各ゲートラインを独立させることを特徴とする薄膜トランジスタパネルの製造方法。

IPC (3)：

G02F 1/136 500 ,  G02F 1/1337 500 ,  H01L 29/786