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J-GLOBAL ID：200903055507830484

半導体装置の製造方法

Inventor： 鈴木 久満
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1999124013
Publication number (International publication number)：2000315742
Application date： Apr. 30, 1999
Publication date： Nov. 14, 2000
Summary：

【要約】【課題】 深さの異なる素子分離領域を形成する際にボイドの発生を防ぎ、トランジスタ性能を向上させる。【解決手段】 半導体基板に複数の能動素子を形成する工程と、所望の素子分離領域に対応させて設けられた複数の貫通孔を有する第1のマスクを形成する工程と、導電膜を形成する工程と、上記貫通孔の少なくとも1つを被覆する第2のマスクを形成する工程と、この第2のマスクから露出している上記導電膜およびその下にある上記半導体基板をエッチングすることにより、上記半導体基板に溝を形成する工程と、上記第2のマスクを除去した後、上記溝の底部をエッチングすることによって第1の溝を形成するとともに、上記導電膜およびその下にある上記半導体基板をエッチングすることによって上記第1の溝よりも浅い第2の溝を形成し、その中に絶縁物を充填する工程とを有する。

Claim (excerpt)：

半導体基板に複数の能動素子を形成する工程と、前記半導体基板上に、所望の素子分離領域に対応させて設けられた複数の貫通孔を有する第1のマスクを形成する工程と、前記半導体基板上に、前記第1のマスクを被覆するようにして導電膜を形成する工程と、この導電膜上に、前記貫通孔の少なくとも1つを被覆する第2のマスクを形成する工程と、この第2のマスクから露出している前記導電膜およびその下にある前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、前記第2のマスクを除去した後、前記溝の底部をエッチングすることによって第1の溝を形成するとともに、前記導電膜およびその下にある前記半導体基板をエッチングすることによって前記第1の溝よりも浅い第2の溝を形成する工程と、前記第1および第2の溝の中に絶縁物を充填する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/76 ,  H01L 21/8222

FI (4)：

H01L 27/06 321 C ,  H01L 21/76 L ,  H01L 27/06 101 U ,  H01L 27/06 321 B

F-Term (50)：

5F032AA13 ,  5F032AA34 ,  5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA49 ,  5F032AA67 ,  5F032AC01 ,  5F032BA03 ,  5F032BA05 ,  5F032CA01 ,  5F032CA03 ,  5F032CA17 ,  5F032CA18 ,  5F032CA20 ,  5F032DA02 ,  5F032DA12 ,  5F032DA25 ,  5F032DA30 ,  5F032DA34 ,  5F032DA43 ,  5F032DA44 ,  5F032DA78 ,  5F048AA04 ,  5F048AC05 ,  5F048BA02 ,  5F048BA07 ,  5F048BA12 ,  5F048BB05 ,  5F048BC06 ,  5F048BE03 ,  5F048BF07 ,  5F048BG12 ,  5F048BG14 ,  5F048BH07 ,  5F048CA03 ,  5F048CA07 ,  5F048CA09 ,  5F048CA14 ,  5F048DA25 ,  5F082AA40 ,  5F082BA04 ,  5F082BA05 ,  5F082BA39 ,  5F082BA47 ,  5F082BC09 ,  5F082DA10 ,  5F082EA08 ,  5F082EA13 ,  5F082EA15