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J-GLOBAL ID：200903055710135635
電力用半導体素子
Inventor：
,
Applicant, Patent owner：
Agent (1)：
萩原 誠
Gazette classification：公開公報
Application number (International application number)：1997112273
Publication number (International publication number)：1998125918
Application date： Apr. 30, 1997
Publication date： May. 15, 1998
Summary：
【要約】【課題】 寄生バイポーラトランジスタまたは寄生サイリスタによる素子特性劣化、特にラッチアップ現象を防止し得る電力用半導体素子を提供すること。【解決手段】 p+ 型半導体基板上のp型ベースの一部に一方向に長くトレンチTを形成し、このトレンチTと隣接してn+ 型エミッタ59をベース表面に形成するとともに、このn+ 型エミッタ59および前記トレンチTと隣接してp+ 型カソード57をベース表面に形成する。n+ 型エミッタ59のみならずp+ 型カソード57の下方のp型ベース内にチャネルが形成されるが、p+ 型カソード57に電流は流れない。従って、p+ 型半導体基板からの電流はp+ 型カソード57によりバイパスされn+ 型エミッタ59に流れ、これによってp型ベース内の電流密度が増加するからラッチアップ特性が改善される。
Claim (excerpt)：
高濃度第1導電型の半導体基板上に第2導電型のエピタキシャル層を介して積層された第1導電型のベースに、一方向に長く、かつベースの深さより深く形成されたトレンチと、前記トレンチ内にゲート酸化膜を介して形成されたゲート導電層と、前記ベースの表面の所定領域に前記トレンチと隣接して形成された複数個の高濃度第2導電型のエミッタと、前記ベースの表面の所定領域に前記トレンチ及びエミッタと隣接して形成され、ホール電流を隣接した前記エミッタにバイパスさせて寄生バイポーラ構造がターンオンされることを抑制するための第1導電型のカソードとを具備することを特徴とする電力用半導体素子。
FI (2)：
H01L 29/78 653 C
, H01L 29/78 655 G
