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J-GLOBAL ID：200903055732138174
半導体装置および半導体装置の製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
木村 高久
Gazette classification：公開公報
Application number (International application number)：1992047155
Publication number (International publication number)：1993226603
Application date： Mar. 04, 1992
Publication date： Sep. 03, 1993
Summary：
【要約】 (修正有)【目的】 本発明は、パンチスルーの防止をはかるとともにキャパシタ容量の増大をはかることを目的とする。【構成】 本発明の第1では、同時に素子分離用の窪みとトランジスタ形成用の窪みとを形成し、このトランジスタ形成用の窪みにゲート電極5を入れるように形成している。また本発明の第2では、ビット線14とこれが接続されるソースドレイン領域6a,6bとの間にストレージノード電極10と同一工程で形成された導体層からなるパッド電極10pを介在させるようにしている。本発明の第3では、ストレージノード電極を市松状に配置するようにしている。
Claim (excerpt)：
半導体基板表面の素子分離形成領域とMOSFETのゲート電極形成領域にそれぞれ第1および第2の窪みを同時に形成する窪み形成工程と、前記第1の窪み内に素子分離絶縁膜を形成する素子分離工程と、 前記第2の窪み内にゲート電極を形成し、チャネルがこの窪みに沿って形成されるようにMOSFETを形成するMOSFET形成工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2)：
Patent cited by the Patent：
Cited by examiner (6)
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