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J-GLOBAL ID：200903055735738768
双方向電流阻止機能を有する電界効果トランジスタ及びその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
布施 行夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999066828
Publication number (International publication number)：2000260986
Application date： Mar. 12, 1999
Publication date： Sep. 22, 2000
Summary：
【要約】【課題】 OFF状態において漏れ電流の発生を少なくすることが可能な双方向電流阻止機能を有する電界効果トランジスタを提供すること。【解決手段】 単結晶シリコン層22上に表面ゲート電極24が形成され、単結晶シリコン層22下に埋め込みゲート電極20が形成されている。すなわち、埋め込みゲート電極20、単結晶シリコン層22、表面ゲート電極24が上下方向で重なるようにされている。このような構造では、空乏層の延びる方向が単結晶シリコン層22の厚み方向となる。単結晶シリコン層22の厚みは、薄膜形成技術に依存する。よって、単結晶シリコン層22の厚みを0.5μm以下にすることができる。従って、OFF状態において漏れ電流の発生を少なくすることが可能となる。
Claim (excerpt)：
蓄積層がキャリアの通る経路となる電界効果トランジスタであって、第1導電型の第1及び第2ソース/ドレインと、前記第1ソース/ドレインと前記第2ソース/ドレインとの間に位置する第1導電型の第1半導体層と、前記第1半導体層上及び下のうち、少なくともいずれか一方に形成されたゲート電極と、を備え、前記ゲート電極に電圧が印加されることにより、前記第1半導体層には前記ゲート電極に沿ってキャリアが流れる前記蓄積層が形成され、さらに、前記第1ソース/ドレインと前記ゲート電極との間に位置する第1導電型の第2半導体層と、前記第2ソース/ドレインと前記ゲート電極との間に位置する第1導電型の第3半導体層と、を備えた、双方向電流阻止機能を有する電界効果トランジスタ。
FI (2)：
H01L 29/78 301 G
, H01L 29/78 301 J
5F040DC01
, 5F040EA00
, 5F040EA05
, 5F040EB11
, 5F040EC00
, 5F040EC07
, 5F040EC19
, 5F040EE02
, 5F040EE04
Cited by examiner (5)
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