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J-GLOBAL ID：200903055780015424

薄膜トランジスタ基板の製造方法

Inventor： 神内 紀秀
Applicant, Patent owner： 株式会社東芝
Agent (1)： 樺澤 襄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997003209
Publication number (International publication number)：1998200121
Application date： Jan. 10, 1997
Publication date： Jul. 31, 1998
Summary：

【要約】【課題】 複雑な製造工程を追加することなく、ソースおよびドレイン領域のLDD長が適切な長さで揃えた薄膜トランジスタ基板の製造方法を提供する。【解決手段】 ゲート電極7をマスクとして半導体層2に低濃度で不純物を注入してチャネル領域3に隣接して中抵抗ソース領域20および中抵抗ドレイン領域21を形成する。ゲート電極7をフォトマスクとして裏面露光法およびポストベークによりリフローして、ゲート電極7上に線幅が広い感光性レジストパターンを形成する。感光性レジストパターンをマスクとして半導体層2に高濃度で不純物を注入し、低抵抗ソース領域18および低抵抗ドレイン領域19を形成する。チャネル長方向での長さがソース電極14側とドレイン電極15側で等しい中抵抗ソース領域20および中抵抗ドレイン領域21を形成するので、複雑な製造工程を追加することなく、電気的特性、信頼性および耐久性を向上する。

Claim (excerpt)：

透光性絶縁基板と、この透光性絶縁基板上に配設され、チャネル領域、ソース領域およびドレイン領域を有する半導体層と、この半導体層を被覆するゲート絶縁膜と、このゲート絶縁膜上の前記半導体層の上方に形成されたゲート電極およびこのゲート電極に接続されたゲート配線となる第1の導電膜と、この第1の導電膜および前記半導体層を被覆する層間絶縁膜と、この層間絶縁膜に形成されたコンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極と、前記ソース電極または前記ドレイン電極に接続され信号配線となる第2の導電膜と、前記ソース領域と前記チャネル領域との間または前記ドレイン領域と前記チャネル領域との間の少なくとも一方に形成された低濃度不純物領域とを有する薄膜トランジスタ基板の製造方法において、前記第1の導電膜をマスクとして前記半導体層に低濃度で不純物を注入する工程と、前記低濃度で不純物を注入した後、前記第1の導電膜をフォトマスクとして裏面露光によりレジストパターンを形成する工程と、形成された前記レジストパターンを、ポストベースによりリフローして前記第1の導電膜より線幅を広くする工程と、前記第1の導電膜より線幅が広く形成された前記レジストパターンをマスクとして前記半導体層に高濃度で不純物を注入しソース領域およびドレイン領域を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。

IPC (4)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/136 500 ,  H01L 21/28 301

FI (3)：

H01L 29/78 616 A ,  G02F 1/136 500 ,  H01L 21/28 301 Z