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J-GLOBAL ID：200903055812785359

半導体装置及びその製造方法

Inventor： 常峰 美和
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 宮田 金雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997164257
Publication number (International publication number)：1999017136
Application date： Jun. 20, 1997
Publication date： Jan. 22, 1999
Summary：

【要約】【課題】 接続孔における導電体とバリアメタルとの接触面積を変化させることで、バリア特性の向上と接触抵抗の低減を同時に実現可能な半導体装置を得る。【解決手段】 本発明における半導体装置は、p型シリコン基板1の主面上に形成された、n型ドレイン領域6に達するコンタクトホール11aを有する層間絶縁膜11と、コンタクトホール11aの側面及び底面を覆い、空隙12aを有するポリシリコンプラグ12と、プラグの空隙12a内部に形成された第1のバリアメタル13aと、第1のバリアメタル13a表面に接して、層間絶縁膜11上に延在する第2のバリアメタル13bと、第2のバリアメタル13b上に形成されたキャパシタ下部電極14と、キャパシタ下部電極14を覆うように形成された高誘電率体膜15と、高誘電率体膜15を覆うように形成されたキャパシタ上部電極16とを具備するものである。

Claim (excerpt)：

一主面に不純物領域を有する半導体基板と、上記半導体基板の主面上において上記不純物領域を覆うように形成され、当該不純物領域に達する接続孔を有する層間絶縁膜と、上記接続孔の側面及び底面を覆い、当該接続孔内部において空隙を有する導電体と、上記導電体の空隙内部に形成された第1のバリアメタルと、上記第1のバリアメタル表面に接し、上記層間絶縁膜上に延在する第2のバリアメタルと、上記第2のバリアメタル上に形成された下部電極と、上記下部電極を覆うように形成された高誘電率体膜と、上記高誘電率体膜を覆うように形成された上部電極とを備えた半導体装置。

IPC (5)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (3)：

H01L 27/10 651 ,  H01L 21/90 D ,  H01L 27/04 C