半導体装置およびその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：稲岡耕作 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992156318
Publication number (International publication number)：1993347384
Application date： Jun. 16, 1992
Publication date： Dec. 27, 1993
Summary：

【要約】【構成】バイポーラ部201では、エピタキシャル層32の表面に、凸部54が形成されており、この凸部54の頂面付近がエミッタ層36とされている。エミッタ層36の下部は活性ベース層35となっている。また、エミッタ層36に対して自己整合的に外部ベース層41が形成されている。CMOS部202では、ゲート電極76A,76Bに対して自己整合的に、ソース・ドレイン層77A,77B,78A,78Bが形成されている。【効果】バイポーラ部201およびMOS部202のいずれにおいても、素子形成領域を小さくできる。エミッタ層36と外部ベース層41とは、いわば縦方向に間隔を開けて形成されているので、これらの間隔は高精度で制御できる。したがって、エミッタ層36と外部ベース層41との間隔を充分に短くすることで、エミッタ-ベース間の充分な耐圧を確保しつつ、ベース抵抗を低減できる。

Claim (excerpt)：

同一の基板上にバイポーラトランジスタが形成されるバイポーラ部と、MOS型トランジスタが形成されるMOS部とが設けられている半導体装置において、上記バイポーラ部は、上記基板上に設けられた第1の導電型の第1の半導体層の表面から所定高さだけ突出させられ、不純物拡散により上記第1の導電型とは異なる第2の導電型に制御された活性ベース層と、上記活性ベース層上に設けられた上記第1の導電型のエミッタ層と、上記活性ベース層の周囲の上記第1の半導体層において上記エミッタ層に対して自己整合的に形成され、上記活性ベース層よりも高濃度に不純物を含む上記第2の導電型の外部ベース層と、この外部ベース層の形成領域外の上記第1の半導体層の表面に設けられた上記第1の導電型のコレクタ電極取出し部とを含み、上記MOS部は、上記基板上に設けられた第3の導電型の第2の半導体層の表面に絶縁膜を介在させて形成されたゲート電極と、上記第2の半導体層の表面付近の領域に不純物を拡散することにより、上記ゲート電極に対して自己整合的に形成された上記第3の導電型とは異なる第4の導電型のソース層およびドレイン層とを含むことを特徴とする半導体装置。

Patent cited by the Patent：

Cited by examiner (4)

特開昭60-245171
特開昭63-281455
特開平1-272145

Show all

Return to Previous Page