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J-GLOBAL ID：200903055996672110

不揮発性半導体記憶装置およびその製造方法

Inventor： 大井 誠
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994000819
Publication number (International publication number)：1995202046
Application date： Jan. 10, 1994
Publication date： Aug. 04, 1995
Summary：

【要約】【目的】 メモリセル特性の劣化を小さく抑えることが可能となる不揮発性半導体記憶装置およびその製造方法を提供する。【構成】 p型半導体基板1の主表面上の所定位置に、フローティングゲート6,絶縁層7,コントロールゲート8の積層構造を形成する。この積層構造を覆うようにp型半導体基板1の主表面上全面に100Å程度の厚みの絶縁層9を形成する。絶縁層9上にメモリトランジスタのドレイン領域2の形成領域を覆いソース領域3の形成領域を露出させるレジストパターン17を形成する。このレジストパターン17をマスクとして用いて絶縁層9,ゲート絶縁層5および素子分離絶縁層をエッチングする。それによりサイドウォール絶縁層9aが形成される。この状態でp型半導体基板1の主表面にn型の不純物を注入することによってソース領域を形成する。

Claim (excerpt)：

主表面を有する第1導電型の半導体基板と、前記半導体基板の主表面にチャネル領域を規定するように間隔をあけて形成された第2導電型のソース領域およびドレイン領域と、前記チャネル領域上に第1の絶縁層を介在して形成されたフローティングゲートと、前記フローティングゲート上に第2の絶縁層を介在して形成されたコントロールゲートと、前記ソース領域側に位置する前記フローティングゲートの側壁底部を少なくとも覆い、その上端部の前記半導体基板の主表面からの高さが前記コントロールゲート上面の前記半導体基板の主表面からの高さよりも低いサイドウォール絶縁層と、を備えた不揮発性半導体記憶装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434