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J-GLOBAL ID：200903056002744750
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
杉村 暁秀 (外5名)
Gazette classification：公開公報
Application number (International application number)：1994063339
Publication number (International publication number)：1994350090
Application date： Mar. 31, 1994
Publication date： Dec. 22, 1994
Summary：
【要約】 (修正有)【目的】 バードビーク領域を第3領域形成用マスクとして用いることによらず、多数の並列接続セルよりなる電力用半導体装置とする箇所のセルパック密度を増大させるようにした絶縁ゲート型電界効果半導体装置を備えた半導体装置の製造方法を提供する。【構成】 1つの窓を形成するマスクを半導体本体1の一主面に設け、本体をエッチングして第2領域3を経て第1領域2内に延在する溝を形成し、その表面にゲート絶縁膜6の薄層を形成する。可酸化導電材料のゲート導電領域7を溝内に設けて、領域3の導電チャネル作成区域30により囲まれた絶縁ゲート構体8を形成し、これを周囲の半導体表面を越えて延在させ露出ゲート導電材料7aを酸化させ、露出表面全体に絶縁キャップ領域9を形成し階段を形成する。構体表面に層10を設け異方性エッチングし、階段側壁に前記層の一部を残し、下側第2領域内に第3領域11を形成し導電層を堆積する。
Claim (excerpt)：
絶縁ゲート電界効果装置を具える半導体装置を製造するに当たり、第1および第2主面を有し、反対導電型の第2領域によって第1主面から分離された一導電型の第1領域を有する半導体本体を設け、一方の主面に少なくとも1つのウインドウを画成するマスクを設け、このウインドウを経て半導体本体をエッチングして第2領域を経て第1領域内に延在する条溝を画成し、この条溝の表面にゲート絶縁体の比較的薄い層を設け、この条溝内に酸化し得る導電材料のゲート導電領域を設けてゲート絶縁体層と相俟って第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構体を画成し、この絶縁ゲート構体を周囲の半導体表面を越えて延在させて露出導電材料を酸化させゲート導電領域全体に亘り絶縁キャップ領域を画成し、次いで前記表面構体全体に亘り層を設けて表面構体にステップを画成し、この層を異方性エッチングして前記絶縁ゲート構体により画成されたステップの側壁に前記層に一部分を残存させるとともにこの部分の下側で前記第2領域内に一導電型の第3領域を画成し、次いで前記第2および第3領域の双方に接触する導電層を堆積することを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
Cited by examiner (6)
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