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J-GLOBAL ID：200903056066132014
ATM試験方式
Inventor：
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Applicant, Patent owner：
Agent (1)：
並木 昭夫
Gazette classification：公開公報
Application number (International application number)：1991358098
Publication number (International publication number)：1993183573
Application date： Dec. 27, 1991
Publication date： Jul. 23, 1993
Summary：
【要約】【目的】 ATM網内固有の現象としてセルの損失や誤配が頻繁におきても、パスやチャンネルの導通試験、特性試験、伝送路の故障箇所切分け試験を有効に行える伝送路試験方式を提供する。【構成】 伝送路上を送信側から、試験用擬似ランダムパターンを載せた試験用セルを送信させ、受信側で、検出回路202で検出し、参照用PNパターン生成回路207で生成したパターンと比較回路203で比較し、一致しない誤りビットをカウンタ204でカウントして試験する。参照用PNパターンと伝送路3からの受信パターンの同期の有無を同期保護回路205で検出し、同期してないときは、セレクタ206をB側に切り替えて同期させる。
Claim (excerpt)：
試験用擬似ランダムパターンを幾つかに区切り、その一つ一つを、それぞれ載せた試験用セルを、その順に送信側からATMモードで伝送路上に送信してくるのを受信又はモニタして行うATM試験方式において、前記試験用セルを伝送路から検出する試験用セル検出回路と、検出したセルから取り出したパターンを取り込み、該パターンに同期した参照用擬似ランダムパターンの生成を開始する参照用擬似ランダムパターン生成回路と、該ランダムパターン生成回路により生成されたパターンと前記試験用セル検出回路により検出したセルから取り出したパターンとを、該パターンを構成するビット毎に、比較する比較回路と、比較の結果、一致する割合が一定値以上であるとき、前記ランダムパターン生成回路は伝送路上を送信されてくる試験用セルに同期したと判断して、前記ランダムパターン生成回路への検出セルから取り出したパターンの取り込みを止め、その同期状態で以後、参照用擬似ランダムパターンの生成を自分で持続させる判断回路と、前記比較回路による比較の結果として一致しないビットを誤りビットとしてカウントする誤りビットカウンタと、前記比較回路による比較の結果を監視していてその一致しない割合が予め設定された一定値以上であることを検出すると、試験用セルの損失又は誤配が生じたことにより同期外れが起きたと判断して、前記ランダムパターン生成回路を、検出セルから取り出したパターンの取り込み側へ切り替えて同期のとり直しをさせる前記判断回路と、を具備して成ることを特徴とするATM試験方式。
IPC (3)：
H04L 12/48
, H04L 12/26
, H04L 29/14
H04L 11/20 Z
, H04L 11/12
, H04L 13/00 315 Z
