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J-GLOBAL ID：200903056119776512

半導体装置及びその製造方法

Inventor：
桑原 公仁

About 桑原 公仁


Applicant, Patent owner：
パナソニック株式会社

About パナソニック株式会社


Agent (3)： 小笠原 史朗 ,  桑原 薫 ,  高田 猛二
Gazette classification：公開公報
Application number (International application number)：2009005856
Publication number (International publication number)：2009239256
Application date： Jan. 14, 2009
Publication date： Oct. 15, 2009
Summary：
【課題】封止樹脂の収縮による半導体チップの撓みを緩和することによって、積層される半導体チップが薄化されたものであっても、応力の集中によるクラックの発生を防止し、回路素子面に形成された半導体素子の特性変動を抑えつつ、多数の電極を狭パッドピッチで接続した高密度回路を実現可能する半導体装置とその製造方法を提供する。【解決手段】多段に積層された半導体チップは、主表面と背面とを貫通させる少なくとも1つ以上の貫通ビアと、主表面に形成された回路素子面と、回路素子面に少なくとも1つ以上配置されたパッドと、パッド上に形成されたバンプと、背面上に配置され、上段に積層される半導体チップのバンプと接合するためのビアパッドとを備え、当該半導体チップのバンプと、上段に積層される半導体チップのバンプとは、鉛直方向における位置が一致しないことを特徴とする。【選択図】図3
Claim (excerpt)：
バンプによって接続された少なくともn(n:2以上の整数)個以上の半導体チップが、n段に積層され、かつ、前記積層されたそれぞれの半導体チップ間が、封止樹脂によって埋められた半導体装置であって、 第i(i:1〜n-1の整数)段目に積層された半導体チップは、 前記第i段目に積層された半導体チップ自身の主表面と、前記主表面に背反する背面とを貫通させる少なくとも1つ以上の貫通ビアと、 前記主表面に形成された回路素子面と、 前記回路素子面に少なくとも1つ以上配置されたパッドと、 前記パッド上に形成されたバンプと、 前記背面に配置され、第(i+1)段目に積層される半導体チップのバンプと接合するためのビアパッドとを備え、 第n段目に積層された半導体チップは、 前記第n段目に積層された半導体チップ自身の主表面に形成された回路素子面と、 前記回路素子面に少なくとも1つ以上配置されたパッドと、 前記パッド上に形成されたバンプとを備え、 前記第i段目に積層された半導体チップのバンプと、第(i+1)段目に積層された半導体チップのバンプとは、鉛直方向における位置がずれて配置されることを特徴とする、半導体装置。
IPC (3)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (1)：
H01L25/08 Z
Patent cited by the Patent：
Cited by applicant (2)

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