Pat

J-GLOBAL ID：200903056135083179

半導体記憶素子およびその製法

Inventor： 鮫島 克己
Applicant, Patent owner： ローム株式会社
Agent (1)： 朝日奈 宗太 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991282888
Publication number (International publication number)：1993121762
Application date： Oct. 29, 1991
Publication date： May. 18, 1993
Summary：

【要約】【目的】 強誘電体膜を使用した多数のメモリ部を有する半導体記憶素子で、強誘電体膜パターンを形成するときのエッチングなどの微細加工により半導体材料にダメージを与えないような構造の半導体記憶素子およびその製法を提供する。【構成】 半導体基板表面にソース領域2、2aとドレイン領域3、3aを形成し、そのソース領域2、2aとドレイン領域3、3aの上に低誘電率膜を形成したのち、該低誘電率膜上を経て各メモリ部のチャネル領域6、6a上に強誘電体膜を連続して形成した半導体記憶素子。

Claim (excerpt)：

半導体基板に形成されたソース領域と、ドレイン領域と、チャネル領域と、該チャネル領域上で前記半導体基板上に形成されたゲート電極と強誘電体膜とからなるメモリ部を複数個有する半導体記憶素子であって、前記メモリ部の少なくとも2個の前記強誘電体膜が連続して形成されていることを特徴とする半導体記憶素子。

IPC (4)：

H01L 29/788 ,  H01L 29/792 ,  G11C 11/22 ,  G11C 16/02

FI (2)：

H01L 29/78 371 ,  G11C 17/00 307 E