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J-GLOBAL ID：200903056215359221
薄膜トランジスタパネル
Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1993095065
Publication number (International publication number)：1994289417
Application date： Mar. 31, 1993
Publication date： Oct. 18, 1994
Summary：
【要約】【目的】キャパシタラインや静電気対策用枠状配線の電解腐食を防止し、液晶表示素子の表示エリア内に染み模様状の異常表示が発生するのを長期間にわたって防いで、液晶表示素子の寿命を大幅に向上させる。【構成】ゲートライン4およびデータライン5を非線形な抵抗特性をもつ薄膜素子10を介して接続した静電気対策用の枠状配線9にキャパシタライン6を短絡させ、このキャパシタライン6と前記枠状配線9とを導電位にした。
Claim (excerpt)：
アクティブマトリックス液晶表示素子に用いる薄膜トランジスタパネルであって、透明基板の上に、マトリックス状態に配列された複数の画素電極と、これら各画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記薄膜トランジスタにゲート信号を供給するゲートラインと、前記薄膜トランジスタにデータ信号を供給するデータラインと、前記画素電極との間に補償容量を構成するキャパシタラインとを形成してなり、前記ゲートラインとデータラインは、前記画素電極および薄膜トランジスタの配列領域を囲んで形成した静電気対策用の枠状配線に非線形な抵抗特性をもつ薄膜素子を介して接続され、前記キャパシタラインは前記枠状配線に短絡されていることを特徴とする薄膜トランジスタパネル。
IPC (3)：
G02F 1/1345
, G02F 1/133 550
, G02F 1/136 500
