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J-GLOBAL ID:200903056313188460

半導体集積回路

Inventor:
Applicant, Patent owner:
Agent (1): 玉村 静世
Gazette classification:公開公報
Application number (International application number):2000083246
Publication number (International publication number):2001156275
Application date: Mar. 21, 2000
Publication date: Jun. 08, 2001
Summary:
【要約】【課題】 高集積、高速、高信頼なマルチストレージ形態の不揮発性メモリを提供する。【解決手段】 離散的にトラップを含むゲート絶縁膜(2)及びメモリゲート電極(7)を有するメモリトランジスタ部(Trmc)を有し、その両側に、スイッチゲート電極(6-1,6-2)を備えたスイッチトランジスタ部(Trsw)を備える。離散的にトラップを含むゲート絶縁膜2は情報電荷を蓄えるための離散的トラップを持ち、局所的なキャリアの注入が可能であり、1個のメモリセルは少なくとも2ビット分の情報を蓄積するマルチストーレッジセルを成す。スイッチゲート電極を備えたスイッチトランジスタ部(Trsw)はソースサイド注入方式を実現する。メモリトランジスタ部はそれと自己整合的に形成される。メモリトランジスタ部のメモリゲート電極(7)はワード線(5)に接続され、ワード線単位での消去が可能にされる。
Claim (excerpt):
1個のメモリセルが、1個のメモリトランジスタ部と、2個のスイッチトランジスタ部と、2個の拡散層配線とから成るメモリセル構造の不揮発性メモリを有する半導体集積回路であって、前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記2個の拡散層配線はソース線及びビット線をなし、前記2個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在されて成るものであることを特徴とする半導体集積回路。
IPC (7):
H01L 27/115 ,  G11C 16/04 ,  G11C 16/02 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (6):
H01L 27/10 481 ,  H01L 27/10 434 ,  G11C 17/00 621 A ,  G11C 17/00 623 Z ,  G11C 17/00 641 ,  H01L 29/78 371
F-Term (64):
5B025AA02 ,  5B025AC00 ,  5B025AC01 ,  5B025AD08 ,  5B025AE05 ,  5B025AE08 ,  5F001AA14 ,  5F001AB20 ,  5F001AC02 ,  5F001AC06 ,  5F001AD16 ,  5F001AD19 ,  5F001AD41 ,  5F001AD52 ,  5F001AD62 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF20 ,  5F001AG07 ,  5F083EP18 ,  5F083EP33 ,  5F083EP34 ,  5F083EP36 ,  5F083EP49 ,  5F083EP65 ,  5F083EP70 ,  5F083ER02 ,  5F083ER05 ,  5F083ER06 ,  5F083ER17 ,  5F083ER21 ,  5F083ER22 ,  5F083GA01 ,  5F083GA09 ,  5F083JA05 ,  5F083JA39 ,  5F083KA08 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083NA04 ,  5F083PR07 ,  5F083PR12 ,  5F083PR21 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA13 ,  5F083ZA21 ,  5F101BA46 ,  5F101BB03 ,  5F101BC02 ,  5F101BC11 ,  5F101BD06 ,  5F101BD10 ,  5F101BD22 ,  5F101BD33 ,  5F101BD37 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH19
Patent cited by the Patent:
Cited by examiner (2)

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