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J-GLOBAL ID：200903056448347819

半導体装置の製造方法

Inventor： 弓 削 省 三
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996073855
Publication number (International publication number)：1997266191
Application date： Mar. 28, 1996
Publication date： Oct. 07, 1997
Summary：

【要約】【課題】 積層構造を構成する各半導体層のエッチングレートのばらつきを低減させることができる半導体装置の製造方法を提供する。【解決手段】 サファイア基板1101上に積層された複数種類の半導体層102〜106に同時にエッチング処理を施すエッチング工程を有する半導体装置の製造方法において、このエッチング工程が、半導体層102〜106の一部の領域に選択的にGaイオンを注入する第1の工程と、この第1の工程でGaイオンが注入された領域をエッチングによって除去する第2の工程とを備える。【効果】エッチングで除去すべき領域に予めイオン注入を行うことにより、エッチングレートを均一化することができる。

Claim (excerpt)：

基板上に積層された複数種類の半導体層に同時にエッチング処理を施すエッチング工程を有する半導体装置の製造方法において、このエッチング工程が、前記半導体層の一部の領域に選択的にイオン注入を行う第1の工程と、この第1の工程で不純物が導入された領域をエッチングによって除去する第2の工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/306 ,  H01L 21/265 ,  H01L 33/00

FI (3)：

H01L 21/306 T ,  H01L 33/00 C ,  H01L 21/265 W

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-203388
  
• 特開昭55-145344
  
• 特開昭61-131462