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J-GLOBAL ID：200903056464601407

半導体読み出し専用メモリ

Inventor： 堀田 泰裕
Applicant, Patent owner： シャープ株式会社
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1992250147
Publication number (International publication number)：1994104406
Application date： Sep. 18, 1992
Publication date： Apr. 15, 1994
Summary：

【要約】【目的】階層ビット線方式ROMにおいて、チップサイズを増大させることなく放電電流を大きくすることにより、読み出し動作の高速化を図る。【構成】バンク選択用MOSFETを副ビット線の一方の端部のみに接続する。また、バンク選択用MOSFETを接続する端部を隣り合う副ビット線毎に互いに逆方向にし、同一方向の端部にバンク選択用MOSFETが接続される副ビット線の1本おきに2個のバンク選択用MOSFETを並列に接続し、副ビット線の同一方向の端部に接続された隣接する3個のバンク選択用MOSFETを1本の主ビット線に接続する。【効果】バンク選択用MOSFETの駆動電流を大きくすることができるため、特に拡散ビット線方式の場合には大きな読み出し電流が得られるようになり、ROMの高速読み出しが可能となる。

Claim (excerpt)：

複数の平行に配線されたワード線を有する半導体読み出し専用メモリであって、該半導体読み出し専用メモリは複数のユニットから形成される部分を有し、該複数のユニットの各々は、該ワード線に交差して配線された第1の主ビット線及び第2の主ビット線と、該第1及び第2の主ビット線に平行に配線され、それぞれ第1の端、第2の端を有している第1の副ビット線、第2の副ビット線、第3の副ビット線及び第4の副ビット線と、隣り合う2本の該副ビット線の間に並列に接続された複数のメモリセルからなる4つのメモリセル列と、該4つのメモリセル列から任意のメモリセル列を選択するための複数のバンク選択用スイッチと、を備えており、該第1の主ビット線には、該第1の副ビット線及び該第3の副ビット線の該第1の端が接続され、該第2の主ビット線には、該第2の副ビット線及び該第4の副ビット線の該第2の端が接続されており、該第1の主ビット線と該第1の副ビット線との間及び該第2の主ビット線と該第4の副ビット線との間には、2個のバンク選択用スイッチが並列に設けられ、該第1の主ビット線と該第3の副ビット線との間及び該第2の主ビット線と該第2の副ビット線との間には、1個のバンク選択用スイッチが設けられた半導体読み出し専用メモリ。