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J-GLOBAL ID：200903056579005859

再生パルス補償回路およびPLL回路

Inventor： 土屋 鈴二朗
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1991186101
Publication number (International publication number)：1993028654
Application date： Jul. 25, 1991
Publication date： Feb. 05, 1993
Summary：

【要約】【目的】本発明は磁気ディスク装置等の磁気記録装置に関し、特に再生信号の弁別において時間基準となる再生クロックの位相ゆらぎを低減する回路並びにPLL(Phase Locked Loop) 回路を提供することにある。【構成】再生符号(21)が、予めメモリ(23)に記憶された位相変動の大きな符号パタンと等しいか否かを、コンパレータ(24)で評価し、この結果に応じて遅延回路(25)で数種の位相に調整された再生パルス(11)の1つをゲート回路(26)で選択的に通過させて補正パルスを得ることにより達成される。【効果】補正パルスは再生パルスに伴う予想可能な位相変動を低減したパルスとなり、この補正パルスをPLL回路に入力することにより、位相ゆらぎの小さな再生クロックを得ることができる。

Claim (excerpt)：

磁気記録装置の再生パルスと再生クロックと再生符号を入力とし、前記再生パルスを遅延する遅延回路あるいは遅延素子と、前記再生符号を前記再生クロックに同期してシフトするシフトレジスタと、数種の符号パタンを記憶する手段と、該符号パタンと前記シフトレジスタ内の符号パタンとを比較する手段と、該手段の出力信号と前記遅延回路あるいは前記遅延素子の出力と前記再生クロックを入力とするゲート回路からなり、前記再生パルスのうち前記符号パタンに対応したパルスの位相を補正して出力することを特徴とする再生パルス補償回路。

IPC (2)：

G11B 20/14 321 ,  G11B 20/14 351