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J-GLOBAL ID：200903056763842798

半導体装置の製造方法

Inventor： 田口 充 ,  前田 圭一
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1997322640
Publication number (International publication number)：1999163126
Application date： Nov. 25, 1997
Publication date： Jun. 18, 1999
Summary：

【要約】【課題】 溝配線が形成される絶縁膜に耐熱温度が420°C〜450°C程度と低い低誘電率有機膜を用いることは、溝部への導電性材料の埋め込みに高温プロセスが必要なために困難であった。【解決手段】 溝32が形成された基体11上に少なくともその溝32内の一部を埋め込む状態に第1の配線材料層42を形成した後、熱処理を行って溝32内の第1の配線材料層42を溝32の底部に集めるとともに残りの部分を基体11上に形成された第1の配線材料層42に吸収させる。次いで溝32内の第1の配線材料層42を残した状態で基体11の表面上の第1の配線材料層42を除去する。その後、再び溝32内を埋め込む状態に基体11表面に第2の配線材料層44を形成した後、溝32内に第1,第2の配線材料層42,44で埋め込む状態にして基体11の表面上の第2の配線材料層44を除去する。

Claim (excerpt)：

凹部が形成された基体上に少なくとも該凹部内の一部を埋め込む状態に第1の配線材料層を形成する工程と、熱処理を行って前記凹部内の前記第1の配線材料層を該凹部の底部に集めるとともに残りの部分を基体上に形成された該第1の配線材料層に吸収させる工程と、前記凹部内の前記第1の配線材料層を残した状態で前記基体の表面上の前記第1の配線材料層を除去する工程と、前記凹部内を埋め込む状態に前記基体表面に第2の配線材料層を形成する工程と、前記凹部内に前記第1の配線材料層と前記第2の配線材料層で埋め込む状態にして前記基体の表面上の前記第2の配線材料層を除去する工程とを備えたことを特徴とする半導体装置の製造方法。