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J-GLOBAL ID：200903056838737987
多層電子部品搭載用基板の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
高橋 祥泰
Gazette classification：公開公報
Application number (International application number)：1992290700
Publication number (International publication number)：1994120660
Application date： Oct. 05, 1992
Publication date： Apr. 28, 1994
Summary：
【要約】【目的】 導体回路の高密度化及び設計自由度に優れ,反射ノイズを防止することができる多層電子部品搭載用基板の製造方法を提供すること。【構成】 絶縁基板1に設けた小孔6を含めて全表面に導電性メッキ20を施すA工程と,表面側91に導体回路910を裏面側92にメッキリード部29を形成するB工程と,裏面側92にレジスト膜40を被覆し,メッキリード部29及び小孔6を介してメッキ電流を供給することにより導体回路910にNi/Auメッキ3を施して,第1基板9を作製するC工程と,上記第1基板のメッキリード部29を除去することにより単位基板を作製するD工程と,前者の第1基板9の上に後者の単位基板を積層するE工程と,両者の小孔の部分にスルーホールを形成するF,G工程とよりなる。
Claim (excerpt)：
絶縁基板に導体回路形成用の小孔を穿設し,該小孔内及び上記絶縁基板の全表面に導電性メッキを施すA工程と,上記絶縁基板の表面側に導体回路を,裏面側にメッキリード部をそれぞれ形成するB工程と,上記絶縁基板の裏面側にレジスト膜を被覆し,絶縁基板の表面側の導体回路に上記メッキリード部及び小孔を介してメッキ電流を供給することによりNi/Auメッキ(ニッケル・金メッキ)を施し,その後レジスト膜を除去することにより第1基板を作製するC工程と,更に,上記第1基板の裏面側のメッキリード部を除去することにより単位基板を作製するD工程と,上記A〜C工程により得られた第1基板の上に上記A〜D工程により得られた1枚以上の単位基板を,それらの上記小孔を一致させて,積層接着することにより多層基板を形成するE工程と,その後上記小孔の部分に該小孔よりも大きな径のスルーホールを穿設するF工程と,しかる後に上記スルーホール内にメッキを施すと共に外層パターンを形成すると共に上記第1基板のメッキリード部を除去するG工程とよりなることを特徴とする多層電子部品搭載用基板の製造方法。
IPC (3)：
H05K 3/46
, H01L 23/12
, H05K 9/00
