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J-GLOBAL ID：200903056921294337

SOI・MOS電界効果トランジスタ

Inventor： アルベルト オー.アダン
Applicant, Patent owner： シャープ株式会社
Agent (1)： 野河 信太郎
Gazette classification：公開公報
Application number (International application number)：1997007873
Publication number (International publication number)：1998209456
Application date： Jan. 20, 1997
Publication date： Aug. 07, 1998
Summary：

【要約】【課題】 ソース・ドレイン間耐圧の増大、ドレイン電流・電圧特性におけるキンク効果の抑制を可能にしたSOI・MOS電界効果トランジスタを提供する。【解決手段】 SOI基板上に形成された第1導電型の浅いトップ半導体層と、前記トップ半導体層上に互いに隔てられて配置された第2導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に挟まれ、第2導電型ソース領域・第1導電型第1チャネル領域・第2導電型フローティング領域・i型第2チャネル領域・第2導電型ドレイン領域の順序で自己整合的に形成された各領域と、前記第1及び第2チャネル領域を制御する二つのゲート電極とを備えた構成において、前記ソース領域に隣接する前記第1チャネル領域のドーピング濃度は、前記ドレイン領域に隣接する前記第2チャネル領域のドーピング濃度より高く設定される。

Claim (excerpt)：

SOI基板上に形成された第1導電型の浅いトップ半導体層と、前記トップ半導体層上に互いに隔てられて配置された第2導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に挟まれ、N型MOSFETにおいては、N+型ソース領域・P型第1チャネル領域・N+型フローティング領域・i型第2チャネル領域・N+型ドレイン領域の順序で自己整合的に形成された各領域と、P型MOSFETにおいては、P+型ソース領域・N型第1チャネル領域・P+型フローティング領域・i型第2チャネル領域・P+型ドレイン領域の順序で自己整合的に形成された各領域と、前記第1及び第2チャネル領域を制御する二つのゲート電極とを備え、前記ソース領域に隣接する前記第1チャネル領域のドーピング濃度は、前記ドレイン領域に隣接する前記第2チャネル領域のドーピング濃度より高く設定されたことを特徴とするSOI・MOS電界効果トランジスタ。

IPC (3)：

H01L 29/786 ,  H01L 29/78 ,  H01L 21/336

FI (3)：

H01L 29/78 617 N ,  H01L 29/78 301 X ,  H01L 29/78 616 M

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-108766
  
• 特開昭51-006481
  
• 特開昭57-023271