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J-GLOBAL ID：200903056983009167
薄膜状半導体集積回路
Inventor：
,
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1993301174
Publication number (International publication number)：1995135324
Application date： Nov. 05, 1993
Publication date： May. 23, 1995
Summary：
【要約】【目的】 薄膜トランジスタ(TFT)を用いて構成されたアクティブマトリクス回路と、それを駆動するための周辺回路とを有するモノリシック型アクティブマトリクス回路において、優れた性能を得ることを目的とする。【構成】 アクティブマトリクス回路にはアモルファスもしくは実質的にアモルファスの半導体を用いたTFTを使用し、周辺回路にはレーザーもしくはそれと同等な強光の照射によって結晶化された半導体を用いたトップゲート型のTFTを使用する。さらに、少なくとも周辺回路のTFTにおいては、活性層内にシリサイドの領域とチャネル形成領域と、それらの間にはさまれた高抵抗領域とを有する。かくすることによって、アクティブマトリクス領域ではリーク電流が少なく、電荷保持特性が向上し、一方、周辺回路は高速動作が可能となる。この結果、走査線数が1000本を越えるような大規模マトリクス等を作製することができる。
Claim (excerpt)：
複数の薄膜トランジスタを有するアクティブマトリクス回路と、該回路を駆動するための周辺駆動回路とを同一基板上に有する半導体集積回路において、前記アクティブマトリクス回路中の薄膜トランジスタは、その活性層のチャネル形成領域が主としてアモルファスもしくは実質的にアモルファスの半導体より形成されており、前記周辺駆動回路中の薄膜トランジスタは、その活性層のチャネル形成領域が主として、レーザーもしくはそれと同等な強光の照射による結晶化工程を経ており、かつ、活性層内に1対のシリサイド層と、チャネル形成領域と、それらに挟まれた1対の高抵抗半導体領域を有することを特徴とする半導体集積回路。
IPC (3)：
H01L 29/786
, G02F 1/136 500
, H01L 21/336
H01L 29/78 311 A
, H01L 29/78 311 Y
Cited by examiner (7)
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