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J-GLOBAL ID：200903056983647350

半導体装置とその製造方法

Inventor： 蜂谷 貴世
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1994061855
Publication number (International publication number)：1995273183
Application date： Mar. 31, 1994
Publication date： Oct. 20, 1995
Summary：

【要約】【構成】 本発明においては、素子分離用の絶縁膜41を形成する前に、半導体基板11上の絶縁膜表面上に形成される所定の膜を、素子分離用の溝の周囲に逆テーパ形状に形成する。これにより後に形成される素子分離用の絶縁膜は、溝の上部の半導体基板のエッジ部を覆い、さらに半導体基板表面上で順テーパ形状に形成される。【効果】 本発明においては、素子分離用の絶縁膜は半導体基板表面上で順テーパ形状に形成される。このため、後のゲート電極形成用の多結晶シリコン膜のエッチングの際に、素子分離用の絶縁膜と半導体基板との段差部に電極材が残ることがなくなる。よって、従来問題となっていた電極材の残りによる絶縁破壊がなく、ゲート電極間の耐圧を向上させ、素子の信頼性を向上させることができる。

Claim (excerpt)：

半導体基板表面上に第一の絶縁膜を形成する工程と、前記絶縁膜表面上に膜の厚さ方向に応じてエッチングレートが異なる所定の膜を形成する工程と、前記所定の膜表面上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に開孔を形成する工程と、前記開口を通して前記所定の膜を横方向にエッチングし前記所定の膜を逆テーパ形状にする工程と、前記開孔を通して半導体基板に所定の深さの溝を形成する工程と、少なくとも逆テーパ形状に形成された前記所定の膜を含む前記溝内に第三の絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/76 ,  H01L 21/3065

FI (2)：

H01L 21/76 L ,  H01L 21/302 J