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J-GLOBAL ID：200903057016124629

薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法

Inventor： 雲見 日出也
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 伊東 哲也 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994196280
Publication number (International publication number)：1996046208
Application date： Jul. 29, 1994
Publication date： Feb. 16, 1996
Summary：

【要約】【目的】 薄膜トランジスタのオフリーク電流を小さく、オン抵抗を低く、安定且つバラツキ少とし、それを用いることにより半導体記憶装置を高密度化・大容量化・高速化する。【構成】 多結晶シリコンによって形成される薄膜トランジスタ104の少なくとも活性要素を固相成長した連続する結晶構造を有する単一の結晶粒の内部に存在させる。単一の結晶粒は、例えば非晶質膜中に発生した単一の結晶核を種とする固相成長によって形成する。

Claim (excerpt)：

【請求項01】 多結晶シリコンによって形成される薄膜トランジスタであって、少なくともその活性要素が、固相成長した連続する結晶構造を有する単一の結晶粒の内部に存在することを特徴とする薄膜トランジスタ。【請求項02】 前記薄膜トランジスタがMOSトランジスタであり、前記活性要素が該MOSトランジスタのチャネルであることを特徴とする請求項1記載の半導体記憶装置。【請求項03】 メモリセル中に薄膜トランジスタを有する半導体記憶装置であって、少なくとも一部の薄膜トランジスタの活性要素が、固相成長した連続する結晶構造を有する単一の結晶粒の内部に存在することを特徴とする半導体記憶装置。【請求項04】 前記単一の結晶粒が、非晶質膜中に発生した単一の結晶核を種とする固相成長によって形成されていることを特徴とする請求項3記載の半導体記憶装置。【請求項05】 前記メモリセルが負荷PMOSトランジスタ、駆動用NMOSトランジスタおよび転送用NMOSトランジスタを有するフリップフロップ回路を具備するものであり、前記連続した結晶構造を有する単一の結晶粒の内部に活性要素が存在する薄膜トランジスタが前記負荷PMOSトランジスタであることを特徴とする請求項3または4記載の半導体記憶装置。【請求項06】 前記活性要素が前記負荷PMOSトランジスタのチャネルであることを特徴とする請求項5記載の半導体記憶装置。【請求項07】 前記負荷PMOSトランジスタが、前記駆動用NMOSトランジスタまたは転送用NMOSトランジスタの上層に積層されていることを特徴とする請求項5または6記載の半導体記憶装置。【請求項08】 前記負荷PMOSトランジスタを上層に設けられた前記駆動用NMOSトランジスタまたは転送用NMOSトランジスタが、単結晶シリコン基板中に形成されたバルクトランジスタであることを特徴とする請求項7に記載の半導体記憶装置。【請求項09】 前記負荷PMOSトランジスタが前記駆動用NMOSトランジスタの上層に設けられており、該駆動用NMOSトランジスタのドレインが前記転送用NMOSトランジスタのソースを兼ねていることを特徴とする請求項7または8記載の半導体記憶装置。【請求項10】 単結晶シリコン表面にPウェル層を形成する工程と、一方のトランジスタのソースと他方のトランジスタのドレインを共用するNMOSトランジスタ対を形成する工程と、第1の絶縁層を堆積する工程と、接地電極たる多結晶シリコン層を堆積する工程と、第2の絶縁層を堆積する工程と、該NMOSトランジスタ対の一方のゲート電極と該NMOSトランジスタ対に共用されるn+領域表面が露出する開口を設ける工程と、該開口を埋める多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜を島状に分離する工程と、第3の絶縁膜を堆積する工程と、該絶縁膜に前記NMOSトランジスタ対に共用されるn+領域と導通する多結晶シリコン島の表面が露出する開口を設ける工程と、非晶質シリコン膜を堆積する工程と、前記NMOSトランジスタのゲート電極に導通する多結晶シリコン島の直上にマスク材を設ける工程と、イオン注入を施す工程と、該マスク材を除去する工程と、該非晶質シリコン膜を融点以下の温度で熱処理し結晶化させる工程と、該結晶化膜を線状に分離する工程と、下層に埋め込まれた前記NMOSトランジスタ対の共用されない一つのソース領域と接地電極たる多結晶シリコン層を導通させる配線プラグを設ける工程と、前記NMOSトランジスタ対の結晶化膜と導通しないゲート電極に導通する配線プラグと金属配線を施す工程と、前記NMOSトランジスタ対の接地電極たる多結晶シリコン層を導通しないドレインに導通する配線プラグと金属配線を施す工程と、第4の絶縁層を堆積する工程を含み、且つこれらの工程を順次行なうことを特徴とする、請求項3〜9のいずれかに記載の半導体記憶装置の製造方法。【請求項11】 前記NMOSトランジスタのゲート電極に導通する多結晶シリコン島の直上にマスク材を設ける工程の前に、前記イオン注入とは別のイオン注入を施す工程を行なうことを特徴とする請求項11記載の製造方法。【請求項12】 単結晶シリコン表面にPウェル層を形成する工程と、一方のトランジスタのソースと他方のトランジスタのドレインを共用するNMOSトランジスタ対を形成する工程と、第1の絶縁層を堆積する工程と、接地電極たる多結晶シリコン層を堆積する工程と、第2の絶縁層を堆積する工程と、該NMOSトランジスタ対の一方のゲート電極と該NMOSトランジスタ対に共用されるn+領域表面が露出する開口を設ける工程と、該開口を埋める多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜を島状に分離する工程と、第3の絶縁膜を堆積する工程と、該絶縁膜に前記NMOSトランジスタ対に共用されるn+領域と導通する多結晶シリコン島の表面が露出する開口を設ける工程と、非晶質シリコン膜を堆積する工程と、前記NMOSトランジスタのゲート電極に導通する多結晶シリコン島の直上にマスク材を設ける工程と、エネルギー線を照射し該非晶質シリコン膜を結晶化させる工程と、該マスク材を除去する工程と、該結晶化膜を線状に分離する工程と、下層に埋め込まれた前記NMOSトランジスタ対の共用されない一つのソース領域と接地電極たる多結晶シリコン層を導通させる配線プラグを設ける工程と、前記NMOSトランジスタ対の結晶化膜と導通しないゲート電極に導通する配線プラグと金属配線を施す工程と、前記NMOSトランジスタ対の接地電極たる多結晶シリコン層を導通しないドレインに導通する配線プラグと金属配線を施す工程と、第4の絶縁層を堆積する工程を含み、且つこれらの工程を順次行なうことを特徴とする、請求項3〜9のいずれかに記載の半導体記憶装置の製造方法。

IPC (5)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/20 ,  H01L 21/8244 ,  H01L 27/11

FI (3)：

H01L 29/78 627 G ,  H01L 27/10 381 ,  H01L 29/78 613 B