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J-GLOBAL ID：200903057172845395

半導体記憶装置

Inventor： 伊藤 豊
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 徳若 光政
Gazette classification：公開公報
Application number (International application number)：2001063747
Publication number (International publication number)：2002269975
Application date： Mar. 07, 2001
Publication date： Sep. 20, 2002
Summary：

【要約】【課題】 高信頼で大記憶容量化と高速化を実現しつつ、使い勝手のよい半導体記憶装置を提供する。【解決手段】 書き込み用トランジスタを介して情報電圧がゲートに与えられたMOSFET及びそれと直列形態に接続された読み出し用トランジスタを含むメモリセルの複数を、書き込み用ワード線の複数と、読み出し用ワード線の複数と、それと直交する方向に配置されたビット線の複数との交点にそれぞれ設け、情報電圧に対応して上記MOSFETがオフ状態のときに上記プリチャージレベルに対応した第1レベルをビット線に読み出し、上記メモリセルのMOSFETがオン状態のときには読み出し用トランジスタとにより形成された電流経路により上記第1レベルとは異なる第2レベルをビット線に読み出し、かかる2通りの信号を第1のタイミングで動作する第1の増幅回路と、上記第1のタイミングより遅れた第2のタイミングで動作し、上記第1の増幅回路の出力信号を増幅して上記第1の増幅回路の入力に帰還させて上記読み出し信号の情報保持動作を行う第2の増幅回路からなるセンス回路でセンスする。

Claim (excerpt)：

情報電圧をそのゲートに保持するMOSFETと、上記情報電圧を上記MOSFETのゲートに与える書き込み用トランジスタと、上記MOSFETと直列形態に接続された読み出し用トランジスタとを含むメモリセルの複数と、上記書き込み用トランジスタをアドレス信号に従ってスイッチ制御する書き込み用ワード線の複数と、上記読み出し用トランジスタをアドレス信号に従ってスイッチ制御する読み出し用ワード線の複数と、上記書き込み用ワード線及び読み出し用ワード線と直交する方向に配置されたビット線の複数と、上記ビット線にプリチャージ電圧を与えるプリチャージ回路と、上記ビット線に読み出されたメモリセルの信号を受けて第1のタイミングで動作する第1の増幅回路と、上記第1のタイミングより遅れた第2のタイミングで動作し、上記第1の増幅回路の出力信号を増幅して上記第1の増幅回路の入力に帰還させて上記読み出し信号の情報保持動作を行う第2の増幅回路とを備え、上記メモリセルから上記ビット線に読み出される信号は、上記情報電圧に対応して上記MOSFETがオフ状態のときに上記プリチャージレベルに対応した第1レベルとされ、上記メモリセルのMOSFETがオン状態のときには読み出し用トランジスタとにより形成された電流経路により上記第1レベルとは異なる第2レベルにされるものであることを特徴とする半導体記憶装置。

IPC (4)：

G11C 11/402 ,  G11C 11/409 ,  H01L 27/108 ,  H01L 21/8242

FI (4)：

G11C 11/34 352 F ,  G11C 11/34 353 A ,  H01L 27/10 671 A ,  H01L 27/10 681 F

F-Term (24)：

5F083AD03 ,  5F083AD69 ,  5F083GA01 ,  5F083GA05 ,  5F083GA09 ,  5F083GA18 ,  5F083LA01 ,  5F083LA03 ,  5F083LA09 ,  5F083LA10 ,  5M024AA50 ,  5M024AA70 ,  5M024AA90 ,  5M024BB02 ,  5M024BB14 ,  5M024BB35 ,  5M024CC02 ,  5M024CC62 ,  5M024CC72 ,  5M024HH01 ,  5M024HH19 ,  5M024PP03 ,  5M024PP05 ,  5M024PP07