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J-GLOBAL ID：200903057184074165

半導体デバイスの製造方法

Inventor：
小西 信夫

About 小西 信夫


Applicant, Patent owner：
東京エレクトロン株式会社

About 東京エレクトロン株式会社


Agent (1)： 金本 哲男 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997340783
Publication number (International publication number)：1998214825
Application date： Nov. 26, 1997
Publication date： Aug. 11, 1998
Summary：
【要約】【課題】【解決手段】 半導体基板Wの表面に形成された絶縁膜1上にフォトレジスト膜2を形成し、該フォトレジスト膜2の露光および現像を行った後、絶縁膜1を選択的にエッチングして、半導体基板Wの表面に配線層4を形成し、その後、半導体基板Wの表面を研磨する製造方法において、エッチングする前にフォトレジスト膜2にドーパント5を注入してのエッチング耐性を向上させておく。本方法は、半導体基板Wの表面に配線層4を形成する前に、フォトレジスト膜2の除去は行わない。また、半導体基板Wの表面を研磨する際に、フォトレジスト膜2を一緒に研磨して除去しても良い。
Claim (excerpt)：
半導体基板の表面に形成された絶縁膜上にフォトレジスト膜を形成する工程と、該フォトレジスト膜の露光および現像を行う工程と、該露光および現像の後、前記絶縁膜を選択的にエッチングする工程とを含む方法において、前記エッチングする前に前記フォトレジスト膜のエッチング耐性を向上させる工程を更に含むことを特徴とする、半導体デバイスの製造方法。
IPC (5)：
H01L 21/3065 ,  G03F 7/40 521 ,  H01L 21/027 ,  H01L 21/304 321 ,  H01L 21/3213
FI (6)：
H01L 21/302 H ,  G03F 7/40 521 ,  H01L 21/304 321 M ,  H01L 21/30 570 ,  H01L 21/30 572 Z ,  H01L 21/88 D
Patent cited by the Patent：
Cited by examiner (5)
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